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1. 项目概述：从“幽灵”到基石，理解Dummy像元的真实价值

在CMOS图像传感器的世界里，我们常常醉心于讨论像素尺寸、量子效率、满阱容量这些直接决定画质的核心参数。然而，一个看似不起眼、甚至名字听起来有些“虚”的组件——Dummy Pixel（虚拟像元/哑像元），却对整个芯片的性能稳定性和最终图像质量起着至关重要的作用。我第一次深入接触这个概念，是在调试一款车载摄像头传感器时，发现图像边缘总有不规则的噪声带，排查了电源、时钟、数据接口所有环节后，最终定位到Dummy像元的设计与布局存在瑕疵。这让我深刻意识到，这个“配角”的戏份，一点也不比“主角”少。

简单来说，Dummy像元是集成在CMOS图像传感器感光区域（Pixel Array）外围的、不具备实际感光功能的“假”像素单元。它们不参与成像，但它们的物理结构、电路连接、制造工艺与真正的有效像元（Active Pixel）几乎完全一致。你可能会问，既然不感光，为什么要浪费宝贵的芯片面积去做它？这正是问题的关键。Dummy像元绝非“浪费”，它是确保成千上万个有效像元能在同一片硅晶圆上被稳定、均匀地制造出来，并在工作时保持性能一致性的“定海神针”。无论是解决“import dummy net”时的版图困惑，还是分析“CMOS not setting”等异常，亦或是理解CMOS电路设计的精妙之处，对Dummy像元的深入理解都是绕不开的一环。

本文旨在为你彻底拆解Dummy像元的概念、设计原理、核心作用以及在实际工程中的考量。无论你是初入行的芯片设计工程师、图像质量（IQ）调试工程师，还是对相机技术原理感兴趣的爱好者，理解了这个“幕后英雄”，你就能更透彻地把握一颗CMOS图像传感器从设计、制造到应用的完整链条，并能更精准地排查那些隐藏在图像背后的系统性异常。

2. Dummy像元的核心定义与设计初衷

2.1 什么是Dummy像元？一个精妙的“仿制品”

我们可以把CMOS图像传感器的感光区想象成一块精心耕种的稻田，中间整齐排列的秧苗（有效像元）负责产出粮食（光电信号）。而Dummy像元，就是围绕在这片稻田四周的、同样被种下但被遮盖住不进行光合作用的“秧苗”。它们的存在，不是为了收获，而是为了给边缘的“生产秧苗”创造一个与中心区域完全相同的生长环境。

从结构上看，一个典型的Dummy像元包含了一个仿真的光电二极管（通常会被金属层或其他不透明材料遮挡，使其无法感光）、复位晶体管（Reset Transistor）、源极跟随器晶体管（SF Transistor）和行选择晶体管（Row Select Transistor），即一个完整的3T或4T（乃至更多T）像素电路。它的所有物理尺寸、掺杂浓度、金属连线宽度和间距、接触孔大小，都与有效像元保持严格一致。

设计初衷主要源于半导体制造的两个核心特性：边缘效应与工艺均匀性。

1. 对抗光刻与刻蚀的“边缘效应”（Micro-loading Effect）：在芯片制造的光刻和刻蚀工序中，图形的密度和分布会直接影响工艺结果。一片密集的图形区域和一片稀疏的区域，其刻蚀速率、侧壁角度、关键尺寸（CD）都会不同。如果在有效像元阵列的边缘突然终止，那么最外围一圈有效像元的物理形状和电学特性就会与内部的像元产生差异，导致性能不一致。Dummy像元在阵列外围形成一个“虚拟的”高密度图形延续，欺骗了制造设备，使得有效像元阵列所处的局部环境在设备“看来”是无限延伸的均匀图形，从而保证了制造的一致性。

2. 确保化学机械抛光（CMP）的全局平整度：在制造多层金属互连时，CMP工序用于磨平晶圆表面。如果表面图形密度不均，较稀疏的区域会被过度抛光（Dishing），较密集的区域则抛光不足（Erosion）。这种不均匀性会导致金属层厚度和介电层厚度在芯片不同位置产生变化，进而影响互联电阻、电容以及晶体管的性能。Dummy像元（特别是其上的金属填充图形）可以调整局部区域的图形密度，使整个芯片表面的密度分布趋于均匀，从而获得更平坦、更一致的CMP结果。

注意：Dummy像元的设计并非随意摆放。其布局（是单圈还是多圈）、与有效像元的距离、以及其内部金属填充图案的密度，都需要通过严格的工艺设计套件（PDK）规则和设计经验来确定，以满足代工厂的制造要求。一个常见的版图错误“undefined function _ciwmenuinit”或“error load: error while loading file ‘…batchsetcdf.il’ at line 0”，有时就与设计工具中Dummy像元相关的设计规则检查（DRC）或参数化单元（PCell）加载失败有关。

2.2 Dummy像元的分类：按位置与功能划分

根据在芯片中的位置和具体功能，Dummy像元可以进一步细分，理解这些分类有助于我们更精确地分析和调试问题。

1. 按物理位置划分：

• 阵列外围Dummy（Array Edge Dummy）：这是最主要、最典型的Dummy像元，紧密环绕在有效像元阵列的四周。它们直接服务于上述的制造均匀性目的。
• 芯片划片槽Dummy（Scribe Line Dummy）：位于芯片与芯片之间的切割道（Scribe Line）内。这些Dummy结构用于在制造过程中监控工艺（作为工艺监控模块PCM），并在划片时保护有效电路免受机械应力损伤。它们通常与核心电路的Dummy设计规则一致。
• 内部填充Dummy（Fill Dummy）：在大型数字逻辑模块或模拟模块中，为了满足金属密度规则，会在空闲区域插入的微小金属图形。虽然不叫“像元”，但原理相通，都属于Dummy结构范畴。

2. 按电学连接划分：

• 浮空Dummy（Floating Dummy）：Dummy像元的电路节点（如浮置扩散区FD）不连接到任何固定电位，处于电气浮空状态。这种设计简单，但浮空节点可能耦合噪声，影响邻近有效像元。
• 偏置Dummy（Biased Dummy）：将Dummy像元的关键节点（如复位管栅极、FD节点）连接到固定的电压（如电源VDD、地VSS或一个中间偏置电压）。这为Dummy电路提供了一个确定的直流工作点，能更好地稳定其电势，减少噪声注入的可能性。在高端传感器中更为常见。
• 伪信号读出Dummy（Dummy with Readout）：少数设计中，Dummy像元甚至会接入部分读出电路（如列放大器），但其输出信号会被后续数字电路识别并丢弃。这样做成本更高，但可以最真实地模拟有效像元列的负载情况，用于高级校正。

3. Dummy像元的关键作用与性能影响深度解析

理解了Dummy像元是什么以及为什么存在之后，我们来看看它具体在哪些方面“发光发热”。它的影响是系统性的，从芯片的物理特性一直延伸到最终的图像信号。

3.1 保障制造良率与芯片可靠性

这是Dummy像元最根本的作用，属于“事前”预防。没有良好的Dummy设计，芯片可能在制造阶段就出现缺陷，或者存在影响长期可靠性的隐患。

• 提升光刻分辨率：均匀的图形分布使光刻胶曝光更均匀，减少边缘像元的线宽变异，确保每个像素的晶体管沟道长度、宽度等关键尺寸一致，这是电学性能一致性的基础。
• 控制刻蚀形貌：避免有效像元阵列边缘因刻蚀速率不同而产生的“凹槽”或“斜坡”，这些形貌异常可能导致金属填充不良，产生空洞（Void）或断线，引发可靠性问题。
• 确保互连质量：通过CMP工艺平整度控制，保证从像素到读出电路的所有金属互连具有均匀的电阻和电容。不均匀的互连会导致信号传输延迟（Skew）不同，在高速读出时可能引发时序错误。

3.2 稳定芯片的电学工作环境

即使芯片被完美地制造出来，Dummy像元在芯片工作时依然扮演着活跃的角色，为有效像元提供一个稳定的“邻居”环境。

• 提供一致的寄生负载：在CMOS电路中，每个信号线（如行选择信号、复位信号）所驱动的负载（晶体管的栅电容、金属线电容）必须尽可能一致，否则信号到达边缘像元和中心像元的时间会有差异（时钟偏差）。Dummy像元作为这些信号线上的负载，确保了信号网络负载的均匀性，使驱动电路（如行驱动器）的设计更稳定。
• 抑制衬底噪声耦合：像素电路在工作时（特别是复位和读出瞬间）会产生电流尖峰，通过硅衬底耦合到邻近像素，产生固定图案噪声（FPN）或随机噪声。Dummy像元作为“缓冲带”，可以吸收和隔离一部分从外围数字电路（如时序控制器、ADC）传来的衬底噪声，防止其直接侵入有效像元阵列。
• 稳定电源与地网络：Dummy像元同样连接到芯片的电源（VDD）和地（VSS）网格。它们增加了电源网络的去耦电容，并在物理上使电源/地网格的分布更均匀，有助于减少因电流分布不均导致的局部电压波动（IR Drop）。

3.3 优化图像传感器的性能参数

这是最终体现在图像质量上的影响，是“事后”的结果，但根源在于Dummy像元的设计。

• 降低固定图案噪声（FPN）：FPN主要来源于像素间阈值电压（Vth）、复位电平等参数的失配。Dummy像元通过保障制造均匀性，从源头上减少了这种失配。特别是阵列边缘的像元，因为有了Dummy邻居，其特性与中心像元更接近，从而减少了图像边缘出现亮带或暗带的现象。
• 改善暗电流均匀性：暗电流与硅-二氧化硅界面状态、缺陷密度密切相关。工艺不均匀会导致边缘像元的界面状态更多，暗电流更大。Dummy像元确保了边缘有效像元界面处理的均匀性，从而使整个芯片的暗电流分布更一致，这对于长曝光拍摄和高温环境下的图像质量至关重要。
• 提升量子效率（QE）一致性：像素的微透镜（Microlens）和彩色滤光片（CFA）的对准精度、形貌也受底层平坦度影响。CMP工艺带来的平坦度提升，间接保证了光学层堆叠的均匀性，使得各个像元，尤其是边缘像元的光学收集效率保持一致。

实操心得：在评估一颗新的图像传感器时，我通常会特别关注其边缘区域的性能。一个简单的测试方法是：盖上镜头盖，进行长曝光（例如1秒）拍摄，观察得到的“黑帧”（Dark Frame）图像。如果图像四周（对应传感器边缘）的亮度或噪声统计特性（如标准差）与中心区域有显著差异，除了考虑镜头渐晕（Shading）外，就需要怀疑Dummy像元设计或工艺是否存在问题。另一个方法是测量不同区域像素的复位电平（Vrst）和信号电平（Vsig）的分布，边缘像素的分布宽度如果明显大于中心，也是Dummy设计不足的一个信号。

4. Dummy像元在版图设计与验证中的实操要点

对于芯片设计工程师而言，Dummy像元不仅仅是概念，更是每天都要打交道的具体版图（Layout）对象。这里有几个关键的实操环节和容易踩的“坑”。

4.1 与标准单元库和PDK的协同

现代CMOS设计高度依赖标准单元库和工艺设计套件（PDK）。Dummy像元的插入（Dummy Insertion）通常不是一个手动绘制的过程，而是由设计工具根据PDK提供的规则文件自动完成的。

• DRC规则中的密度规则：PDK的DRC规则文件会明确规定金属层、多晶硅层、有源区等各层的最小密度、最大密度以及密度梯度。例如，规则可能要求任何200μm x 200μm的窗口内，金属1层的密度必须在30%到70%之间。设计工具（如Cadence Virtuoso的Metal Fill功能）会在完成主体电路布局后，自动在空白区域插入符合尺寸和间距要求的Dummy金属图形。
• Dummy像元作为特殊单元：阵列外围的Dummy像元，通常被设计成一个参数化单元（PCell）。这个PCell集成了被遮挡的光电二极管和完整的像素晶体管电路。工程师在调用时，可能需要设置参数，如是否连接偏置电压。前面提到的“undefined function _ciwmenuinit”错误，很可能就是在加载这个自定义Dummy像素PCell所需的技能（Skill）脚本文件时，路径设置错误或软件环境配置有问题导致的。
• LVS验证的挑战：版图与原理图对比（LVS）时，工具需要识别哪些是Dummy结构并将其从比较中排除。通常，可以通过给Dummy像元赋予特殊的器件类型（Device Type）或添加识别层（Identification Layer）来实现。如果处理不当，LVS会报告大量器件数目不匹配的错误。

4.2 设计权衡：面积、性能与成本

Dummy像元占用芯片面积，但不产生直接收益，因此需要在设计中谨慎权衡。

• Dummy环的宽度：一圈Dummy像元够吗？还是需要两圈甚至更多？这取决于工艺节点的先进程度和代工厂的具体要求。更先进的工艺（如28nm以下）对边缘效应更敏感，可能需要更宽的Dummy环。通常，工艺厂会通过测试芯片给出推荐值。增加宽度会增大芯片尺寸（Die Size），直接提升成本。
• 电学连接的优化：选择浮空还是偏置？偏置电压如何选择？这需要电路仿真来验证。例如，可以将带有Dummy像元环的提取版图参数（如寄生RC）反标回电路网表，进行瞬态噪声仿真，观察Dummy像元对有效像元输出噪声的耦合影响。一个常见的技巧是将Dummy像元的复位管栅极和行选管栅极接地，使其始终关闭，同时将浮置扩散节点通过一个高阻值电阻连接到某个中间电位，这样既能提供直流通路稳定电位，又不会引入大的负载。
• 与划片槽的衔接：Dummy像元区域与划片槽（Scribe Line）必须留有足够的间距（Seal Ring），以防止划片时产生的裂纹延伸到有效芯片区域。这个间距规则也在PDK中明确规定。

常见问题排查：

• 问题：流片回来后测试，发现传感器一侧的固定图案噪声特别严重。
• 排查思路：
  1. 检查该侧Dummy像元的版图，确认其结构与有效像元是否完全一致（特别是金属遮挡层是否完整覆盖感光区）。
  2. 检查该侧Dummy像元的电学连接。如果是偏置设计，用探针台实测Dummy像元连接点的电压是否与设计值相符，是否存在开路或短路。
  3. 分析黑帧图像，噪声严重的区域是否严格对应Dummy像元设计可能薄弱的物理位置。
  4. 回顾DRC和LVS报告，看是否有相关警告被忽略。有时，Dummy金属填充过于靠近有效电路，可能引入了意外的电容耦合。

5. 从系统应用到未来趋势看Dummy像元

Dummy像元的概念不仅存在于像传感器，在各类CMOS芯片（如存储器、CPU/GPU核心）中都有广泛应用。理解其共性，能帮助我们举一反三。

5.1 在相机系统中的“可见性”与校正

虽然Dummy像元本身不感光，但在某些传感器设计或系统校正中，它们会以某种形式“可见”。

• 光学黑像元（Optical Black Pixel）：这是一类特殊的Dummy像元。它们被放置在感光阵列之外，被金属层完全遮光，但会被正常读出。它们的输出信号代表了在完全无光条件下的基准值（包括暗电流和复位噪声），系统用这个值去减掉有效像元的信号，从而实现暗电平校正，消除FPN。你可以把OB Pixel看作是“功能化”的Dummy像元。
• 用于参考的Dummy列：有些设计会在阵列两侧放置整列的Dummy像元，并接入列并行读出链。这些列的信号可以被用来监测和校正列级放大器（Column Amplifier）的偏移（Offset）和增益（Gain）差异，进一步提升图像均匀性。

5.2 应对先进工艺与新型架构的挑战

随着CMOS工艺不断演进和堆叠式（Stacked）背照式（BSI）传感器的普及，Dummy像元的设计也面临新挑战。

• 三维集成的影响：在堆叠式传感器中，像素阵列（上层芯片）与逻辑电路（下层芯片）通过硅通孔（TSV）或混合键合（Hybrid Bonding）连接。Dummy像元的设计需要同时考虑上下两层芯片的工艺均匀性需求，以及键合界面的应力分布。不均匀的Dummy布局可能导致键合后芯片翘曲（Wafer Warpage），影响良率。
• 更小像素尺寸的挑战：像素尺寸进入0.8μm甚至更小时，单个像素的制造变异被放大。Dummy像元对于维持亚微米级结构一致性的作用更加关键。同时，由于像素面积缩小，Dummy像元所占的相对面积开销变大，需要更精细的协同优化设计（Co-optimization）来平衡性能与成本。
• 计算摄影与Dummy数据：在未来，Dummy像元产生的数据（如偏置电流、噪声特性）或许能被片上AI处理器实时分析，用于动态预测和补偿有效像元的性能漂移（如随温度变化的暗电流），实现更智能的片上校正。

个人体会：回顾我处理过的传感器问题，大约有三成与边缘性能相关，而其中一半以上都能追溯到Dummy像元设计或工艺实现的某种不足。它就像建筑的地基和承重墙，平时看不见，但一旦出问题，整个建筑（图像质量）就会出现难以修复的裂缝。对于设计者，吃透PDK中关于Dummy的每一条规则；对于应用者，学会通过图像异常现象反向推断可能的结构性原因，这两种能力都建立在对Dummy像元这个“基础概念”的深刻理解之上。下次当你看到“import dummy net”或纠结于CMOS电路布局时，不妨多花点时间思考一下这些“幽灵像素”的排布，它们很可能就是决定成败的关键细节。