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1. 项目概述：为什么ZYNQ-7000的SPI值得深挖？

如果你正在玩ZYNQ-7000，或者任何一款集成了ARM处理器和FPGA的SoC，那么SPI（Serial Peripheral Interface）总线绝对是你绕不开的一个核心外设。它不像UART那样“傻白甜”，也不像IIC那样需要复杂的协议管理，SPI以其简单、高速、全双工的特性，在芯片间通信、传感器数据采集、Flash存储器读写等场景中扮演着“数据搬运工”的关键角色。尤其是在ZYNQ这种异构平台上，SPI的应用场景被极大地拓宽了：你既可以用PS（Processing System，处理器系统）端的ARM核通过SPI去控制外部的ADC、DAC、传感器，也可以用PL（Programmable Logic，可编程逻辑）端的FPGA逻辑来模拟或增强SPI主机，实现超高速或定制化时序的通信。我见过不少项目，卡就卡在SPI的配置和调试上，要么时钟相位不对读回一堆乱码，要么DMA没配置好导致CPU负载飙升。所以，今天我们就来彻底拆解一下ZYNQ-7000上的SPI，从硬件原理到软件配置，从PS端标准驱动到PL端逻辑实现，把这条“四线制”高速通道的里里外外讲清楚。

简单来说，这个内容就是为你解决在ZYNQ-7000平台上玩转SPI通信时遇到的所有典型问题。无论你是嵌入式软件工程师，负责在Linux或裸机环境下驱动SPI设备；还是FPGA逻辑工程师，需要设计SPI IP核与PS交互；甚至是系统架构师，在规划芯片间数据流，这里面的细节和坑点都值得你仔细看看。我们会避开那些手册上照本宣科的理论，聚焦于实际项目中“怎么做”以及“为什么这么做”，分享一些只有踩过坑才能总结出来的调试心得。

2. SPI核心原理与ZYNQ硬件基础

在动手写代码或画逻辑之前，我们必须对SPI协议和ZYNQ-7000提供的硬件资源有一个统一且清晰的认识。很多通信问题，根源在于对协议的理解和硬件能力的匹配上出现了偏差。

2.1 SPI协议精髓：时钟相位与极性的“四种模式”

SPI协议本身其实非常简单，它主要依靠四根线工作：

• SCLK (Serial Clock)：时钟信号，由主机产生，用于同步数据。
• MOSI (Master Out Slave In)：主机输出，从机输入的数据线。
• MISO (Master In Slave Out)：主机输入，从机输出的数据线。
• SS/CS (Slave Select / Chip Select)：从机选择信号，低电平有效。这是关键，它决定了总线上哪个从设备被激活。

协议的核心难点，也是新手最容易混淆的地方，在于**时钟极性(CPOL)和时钟相位(CPHA)**的四种组合，通常称为SPI模式。

• CPOL (Clock Polarity)：时钟空闲时的电平状态。
  • CPOL=0：时钟空闲时为低电平。
  • CPOL=1：时钟空闲时为高电平。
• CPHA (Clock Phase)：数据采样的时刻。
  • CPHA=0：在时钟的第一个边沿（如果CPOL=0，就是上升沿；CPOL=1，就是下降沿）采样数据。
  • CPHA=1：在时钟的第二个边沿采样数据。

这四种模式（Mode 0, 1, 2, 3）必须与你的从设备（如Flash芯片、传感器）严格匹配。例如，最常见的SPI Flash通常工作在Mode 0或Mode 3。一个经典的调试场景是：你能看到SCLK和MOSI上有波形，但读回来的数据全是0xFF或0x00，这时候十有八九是模式设错了。

注意：很多数据手册会直接写明SPI Mode，比如“SPI Mode 0 (CPOL=0, CPHA=0)”。务必先确认从设备的模式，这是通信建立的前提。

2.2 ZYNQ-7000的SPI硬件资源：PS端与PL端的抉择

ZYNQ-7000为SPI通信提供了两种实现路径，这也是其异构架构的魅力所在。

1. PS端的SPI控制器：ZYNQ的PS部分包含两个硬核的SPI控制器。它们是标准的ARM外设，特性包括：

• 标准易用：可以通过配置寄存器或使用Xilinx提供的驱动库（如裸机下的xspi.h或Linux下的spidev）来操作。
• 功能完整：支持主/从模式，支持前述四种SPI模式，可编程时钟分频，有的型号还支持DMA。
• 性能局限：时钟频率通常最高在50-100MHz左右（取决于具体型号和分频），且时序是固定的。如果你想实现一些非标准的SPI变种（如需要可变时钟频率、特殊CS控制序列），纯PS SPI可能就力不从心了。

2. PL端的“SPI”：在PL部分，并没有一个叫“SPI”的硬核IP，但你可以用Verilog或VHDL自己编写一个SPI Master/Slave的逻辑，或者使用Xilinx提供的AXI Quad SPI IP核。

• 极致灵活：你可以完全自定义SCLK、CS、MOSI、MIO的时序。比如实现CS在数据传输前提前拉低、结束后延迟拉高；或者实现时钟中途暂停（用于低速从设备）；甚至实现类似QSPI（四线SPI）的协议。
• 高性能：逻辑实现的SPI时钟可以非常高，仅受限于FPGA本身的性能和你设计的逻辑时序。
• 复杂度高：需要FPGA开发能力，并且需要设计PL与PS之间的数据交互接口（通常使用AXI总线）。

如何选择？

• 大多数情况：如果你的从设备是标准的，且速度要求不超过PS SPI控制器的上限，优先使用PS端的SPI控制器。它的开发效率极高，稳定性好。
• 需要特殊时序或超高带宽：如果你的设备需要精确的CS控制、非标准模式，或者需要超过100MHz的SPI时钟，那么就必须考虑在PL端实现SPI逻辑，或者使用AXI Quad SPI IP核（它本身就是一个可配置的、挂在AXI总线上的SPI控制器，兼顾了一定的灵活性和易用性）。

3. PS端SPI通信实战：从裸机到Linux

让我们先从最常用的PS端SPI开始。我会分别介绍在裸机（Bare-metal）和Linux两种环境下的驱动方法。

3.1 裸机（Bare-metal）环境下的SPI驱动

在裸机环境下，我们通常使用Xilinx Standalone库（即BSP）来进行开发。以下是一个SPI Master初始化和发送接收数据的典型流程。

3.1.1 硬件与工程配置首先，在Vivado中创建Block Design，为ZYNQ的PS部分使能SPI0或SPI1外设，并将其引脚分配到具体的FPGA管脚上。然后生成硬件平台（.xsa文件）。在Vitis或SDK中，基于这个硬件平台创建应用工程，它会自动包含必要的BSP驱动库。

3.1.2 关键代码解析

#include “xspi.h” // SPI驱动头文件 #include “xparameters.h” // 包含硬件设备ID #define SPI_DEVICE_ID XPAR_XSPI_0_DEVICE_ID // 在xparameters.h中定义的设备ID int main() { XSpi SpiInstance; XSpi_Config *SpiConfig; u8 SendBuffer[10] = {0x01, 0x02, 0x03}; // 要发送的数据 u8 RecvBuffer[10] = {0}; // 接收缓冲区 // 1. 查找并初始化SPI控制器配置 SpiConfig = XSpi_LookupConfig(SPI_DEVICE_ID); if (SpiConfig == NULL) { xil_printf(“SPI Config lookup failed\r\n”); return XST_FAILURE; } // 2. 初始化SPI驱动实例 int Status = XSpi_CfgInitialize(&SpiInstance, SpiConfig, SpiConfig->BaseAddress); if (Status != XST_SUCCESS) { xil_printf(“SPI Initialization failed\r\n”); return XST_FAILURE; } // 3. 配置SPI工作模式 // 设置为Master模式 Status = XSpi_SetOptions(&SpiInstance, XSP_MASTER_OPTION); // 设置SPI模式为 Mode 0 (CPOL=0, CPHA=0) Status |= XSpi_SetOptions(&SpiInstance, XSP_CLK_PHASE_0_OPTION | XSP_CLK_ACTIVE_LOW_OPTION); // 使能SPI XSpi_Start(&SpiInstance); // 4. 设置片选(CS)。这里假设使用SPI0，并手动控制CS0。 // 注意：有些驱动库的CS控制是自动的，具体需查阅手册。 XSpi_SetSlaveSelect(&SpiInstance, 0x01); // 选择第0个从设备（CS0） // 5. 执行阻塞式传输 Status = XSpi_Transfer(&SpiInstance, SendBuffer, RecvBuffer, 3); if (Status != XST_SUCCESS) { xil_printf(“SPI Transfer failed\r\n”); } else { xil_printf(“Received: 0x%02x, 0x%02x, 0x%02x\r\n”, RecvBuffer[0], RecvBuffer[1], RecvBuffer[2]); } // 6. 传输完成后，可以取消片选 XSpi_SetSlaveSelect(&SpiInstance, 0x00); return 0; }

3.1.3 裸机SPI的注意事项与心得

• 时钟分频：SPI时钟频率由PS的时钟（如100MHz）经过分频产生。分频系数通常在XSpi_SetOptions或单独的时钟设置函数中配置。务必计算实际产生的SCLK频率是否在你的从设备支持范围内。过高的时钟会导致从设备无法正确采样。
• 片选(CS)控制：上述代码展示了手动控制CS。对于某些设备（如SPI Flash），通信协议要求在一次完整的命令、地址、数据传输过程中CS保持低电平。你需要确保XSpi_Transfer函数在一次调用内完成整个序列，或者使用更底层的函数组合。切忌在单次通信事务中频繁拉高拉低CS。
• 全双工与半双工：SPI是全双工总线，XSpi_Transfer函数会同时发送和接收。如果你只想发送（如写命令），接收缓冲区可以忽略，但函数仍需一个缓冲区参数。同样，如果只想接收，发送缓冲区需要填充哑元数据（Dummy Data，通常是0xFF或0x00）。

3.2 Linux下的SPI驱动：spidev与设备树

在Linux系统中，PS端的SPI控制器通常由内核的spi-zynq驱动管理，并向用户空间暴露标准的spidev接口，这使得应用层操作SPI变得异常简单。

3.2.1 设备树(Device Tree)配置这是让内核识别并启用SPI控制器的关键。在你的系统设备树文件（如system-user.dtsi）中需要添加类似以下节点：

&spi0 { status = “okay”; num-cs = <1>; // 使能的片选数量 is-decoded-cs = <0>; // 通常为0 spidev@0 { compatible = “spidev”; // 使用通用spidev驱动 reg = <0>; // 对应CS0 spi-max-frequency = <5000000>; // 最大SPI时钟频率，单位Hz }; };

配置完成后，重新编译设备树并更新系统。启动后，你应该能在/dev目录下看到对应的设备节点，例如/dev/spidev0.0（spi0总线，cs0）。

3.2.2 用户空间C程序示例

#include <stdio.h> #include <fcntl.h> #include <unistd.h> #include <sys/ioctl.h> #include <linux/spi/spidev.h> #include <stdint.h> int main() { int spi_fd; uint8_t tx_buf[3] = {0x90, 0x00, 0x00}; // 一个示例命令 uint8_t rx_buf[3] = {0}; struct spi_ioc_transfer tr = { .tx_buf = (unsigned long)tx_buf, .rx_buf = (unsigned long)rx_buf, .len = 3, .delay_usecs = 0, .speed_hz = 1000000, // 1MHz .bits_per_word = 8, }; // 1. 打开SPI设备 spi_fd = open(“/dev/spidev0.0”, O_RDWR); if (spi_fd < 0) { perror(“Can‘t open SPI device”); return -1; } // 2. 设置SPI模式 (Mode 0) uint8_t mode = SPI_MODE_0; if (ioctl(spi_fd, SPI_IOC_WR_MODE, &mode) < 0) { perror(“Can’t set SPI mode”); } // 3. 设置每字节位数 uint8_t bits = 8; if (ioctl(spi_fd, SPI_IOC_WR_BITS_PER_WORD, &bits) < 0) { perror(“Can’t set bits per word”); } // 4. 设置最大时钟频率 uint32_t speed = 1000000; if (ioctl(spi_fd, SPI_IOC_WR_MAX_SPEED_HZ, &speed) < 0) { perror(“Can’t set max speed”); } // 5. 执行SPI传输 if (ioctl(spi_fd, SPI_IOC_MESSAGE(1), &tr) < 0) { perror(“SPI transfer failed”); } else { printf(“Received: 0x%02x 0x%02x 0x%02x\n”, rx_buf[0], rx_buf[1], rx_buf[2]); } close(spi_fd); return 0; }

3.2.3 Linux SPI使用心得

• 权限问题：确保运行程序的用户有权限读写/dev/spidev*设备文件，否则需要sudo或修改udev规则。
• spidev的局限性：spidev是一个通用驱动，它把CS控制、时钟极性和相位等完全暴露给用户空间。这很灵活，但也意味着你需要在自己的代码里保证通信协议的完整性。例如，对于SPI Flash的读ID命令（0x9F），你需要确保CS在发送0x9F和接收3个字节ID的整个过程中保持低电平。上面的spi_ioc_transfer结构体一次调用就保证了这一点。
• 性能与实时性：用户空间的SPI操作会经历内核调度、驱动处理等环节，不适合对时序有极端苛刻要求的场景。如果需要在Linux下实现超高精度或超低延迟的SPI控制，可能需要考虑编写内核驱动甚至使用PL端逻辑。

4. PL端SPI逻辑设计与AXI交互

当你需要PS端SPI控制器无法提供的灵活性或性能时，PL端实现就成了必选项。这里我们讨论两种主流方式：使用Xilinx的AXI Quad SPI IP核，以及自己编写Verilog SPI Master。

4.1 使用AXI Quad SPI IP核：平衡灵活与便捷

AXI Quad SPI IP核是Xilinx提供的一个软核，它实现了SPI控制器，并通过AXI4-Lite总线连接到PS，方便PS端的ARM核进行控制。它比纯PS SPI更灵活，又比自己写RTL简单。

4.1.1 IP核配置要点在Vivado的IP Integrator中添加AXI Quad SPI IP核，双击进行配置：

1. 模式选择：选择“Standard”、“Dual”或“Quad” SPI模式。Standard就是普通的四线SPI。
2. 时钟设置：设置IP核的工作时钟（ext_spi_clk）。这个时钟可以来自PS，也可以来自PL端的其他时钟源。SPI输出时钟（SCK）是由这个工作时钟分频得到的。
3. FIFO深度：设置发送和接收FIFO的深度。对于大数据量传输，更深的FIFO可以缓解总线压力。
4. 片选数量：设置IP核支持多少个SPI从设备（CS信号的数量）。
5. AXI接口：确保AXI4-Lite接口已启用，用于PS控制。

配置完成后，连接ext_spi_clk和s_axi_aclk到合适的时钟源（例如FCLK_CLK0），连接axi4_lite总线到PS的M_AXI_GP0，并将spi_io端口引出到顶层模块的端口。

4.1.2 PS端驱动与控制在Vitis/SDK中，硬件平台导出后，BSP会自动为AXI Quad SPI IP生成驱动。其API与之前裸机的xspi.h非常相似，但功能更强大。你可以通过驱动API灵活控制时钟分频、SPI模式，并利用其FIFO进行DMA传输。

关键优势：

• 可编程性：SPI时钟频率、CPOL/CPHA等都可以在运行时通过PS软件动态配置。
• 性能提升：通常能支持比PS硬核SPI更高的时钟频率。
• 集成性好：标准的AXI接口，与PS协同工作方便。

4.2 自定义Verilog SPI Master：追求极致控制

当你需要实现非常特殊的SPI时序，例如：

• 在传输过程中动态改变时钟频率。
• 实现CS信号在字节间保持低电平，但在整个帧传输间有特定间隔。
• 支持类似Microchip的“Frame”格式SPI。
• 实现QSPI（四线输出）或Dual SPI等增强协议。

这时，就需要自己用Verilog/SystemVerilog编写SPI Master控制器了。

4.2.1 设计一个简单的SPI Master模块下面是一个高度简化的SPI Master状态机核心思路，用于说明设计要点：

module spi_master_custom ( input wire clk, // 系统时钟 input wire rst_n, input wire start, // 启动传输脉冲 input wire [7:0] data_to_send, // 要发送的数据 output reg [7:0] data_received, // 接收到的数据 output reg spi_clk, output reg spi_cs_n, output reg spi_mosi, input wire spi_miso, output reg busy // 忙信号 ); // 状态定义 localparam IDLE = 2‘b00; localparam TRANSFER = 2’b01; reg [1:0] state, next_state; reg [3:0] bit_counter; // 位计数器，传输8位数据 reg [7:0] shift_reg_tx; // 发送移位寄存器 reg [7:0] shift_reg_rx; // 接收移位寄存器 // 时钟分频计数器，用于产生SPI时钟 reg [7:0] clk_div_cnt; wire spi_clk_en; // SPI时钟使能信号 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; spi_cs_n <= 1‘b1; spi_clk <= 1’b0; // 假设CPOL=0 busy <= 1‘b0; // ... 其他寄存器复位 end else begin state <= next_state; case (state) IDLE: begin if (start) begin spi_cs_n <= 1’b0; // 拉低片选 shift_reg_tx <= data_to_send; bit_counter <= 8; busy <= 1‘b1; next_state <= TRANSFER; end end TRANSFER: begin // 在clk_div_cnt达到某值时翻转spi_clk，产生SCK if (spi_clk_en) begin if (!spi_clk) begin // SCK上升沿（假设CPHA=0，在此沿采样） spi_mosi <= shift_reg_tx[7]; // 输出MSB shift_reg_tx <= {shift_reg_tx[6:0], 1’b0}; // 左移 end else begin // SCK下降沿 shift_reg_rx <= {shift_reg_rx[6:0], spi_miso}; // 采样MISO bit_counter <= bit_counter - 1; if (bit_counter == 1) begin // 传输结束 spi_cs_n <= 1‘b1; data_received <= shift_reg_rx; busy <= 1’b0; next_state <= IDLE; end end spi_clk <= ~spi_clk; // 翻转SCK end end endcase end end // ... 时钟分频逻辑 endmodule

4.2.2 PL-PS数据交互：AXI Stream或AXI Lite自定义的SPI Master模块需要与PS交换数据（发送命令/数据，读取接收数据）。常用的接口是：

• AXI4-Stream：非常适合高速、流式数据。PS端可以通过DMA控制器与AXI Stream接口对接，实现大数据块的高效传输。
• AXI4-Lite：适合控制寄存器、状态寄存器以及小数据量的传输。PS通过内存映射IO（MMIO）的方式读写寄存器来控制SPI模块并获取数据。

例如，你可以设计一个包含以下寄存器的AXI-Lite接口：

• CTRL_REG：启动传输、设置传输长度、SPI模式等。
• TX_DATA_REG：写入要发送的数据。
• RX_DATA_REG：读取接收到的数据。
• STATUS_REG：查询模块是否忙、FIFO空满状态等。

4.2.3 自定义SPI的调试技巧

• 仿真先行：在Vivado Simulator或ModelSim中编写testbench，模拟从设备的行为，验证你的SPI Master时序是否正确。这是最省时省力的方法。
• ILA抓取信号：在FPGA上运行时，务必使用Vivado的ILA（集成逻辑分析仪）IP核，抓取spi_clk，spi_cs_n，spi_mosi，spi_miso以及关键状态机信号。将抓到的波形与从设备数据手册中的时序图进行严格比对，这是定位问题的金科玉律。
• 时钟域处理：如果你的系统时钟（clk）与SPI时钟（spi_clk）不同源，或者SPI时钟速率很低，需要特别注意跨时钟域（CDC）问题，尤其是PS写入的数据和PL读回的状态。

5. 高级话题与性能优化

掌握了基础操作后，我们来看看如何让SPI跑得更快、更稳、更省资源。

5.1 SPI时钟与信号完整性

5.1.1 最大时钟频率的确定SPI的极限速度受限于三个因素：主机驱动能力、从设备最大支持速率和PCB走线质量。

1. 主机端：查看ZYNQ数据手册（DS187）中PS SPI或你PL逻辑所能稳定输出的最高时钟频率。
2. 从设备端：查阅从设备数据手册，找到“Maximum SCK Frequency”或“SPI Clock Rate”参数。
3. PCB因素：长走线、过孔、连接器会引入信号延迟和反射。实际项目中的最大安全时钟，通常取主机和从设备标称值的较小者，并再打一个折扣（例如70%），尤其是在板级环境复杂的情况下。

5.1.2 信号完整性问题与对策在高速SPI（如>50MHz）下，信号完整性问题会凸显。

• 过冲/振铃：在SCK和MOSI/MISO线上看到毛刺。这通常是由于阻抗不匹配引起的。
  • 对策：在驱动端串联一个小电阻（22Ω-100Ω）进行源端匹配。在Vivado中，可以为输出引脚设置SLOW或FAST的SLEW属性，SLOW可以减小边沿速率，改善振铃。
• 边沿不陡峭：信号上升/下降沿太缓，可能导致从设备在采样窗口内无法稳定读取数据。
  • 对策：检查FPGA的IO Bank电压（Vcco）是否与从设备电平匹配（通常3.3V或1.8V）。确保输出驱动电流（DRIVE属性）设置得当，通常12mA或16mA对于短距离传输已足够。
• 交叉串扰：如果SCK和MISO/MOSI线在PCB上平行走线过长，高速跳变的SCK可能会耦合到数据线上。
  • 对策：在布局时，尽量让SCK与数据线之间用地线隔离。如果无法更改布局，可以尝试降低时钟边沿速率（SLEW=SLOW）。

5.2 使用DMA提升吞吐量与降低CPU负载

无论是PS SPI还是AXI Quad SPI，当需要传输大量数据（例如读写SPI Flash的多个扇区）时，使用DMA（直接内存访问）是至关重要的。

5.2.1 PS SPI DMA配置流程（以裸机为例）

1. 初始化DMA控制器：使用Xilinx的xdma.h驱动库。
2. 配置DMA通道：将DMA的源地址设置为内存中的发送缓冲区，目的地址设置为SPI控制器的数据发送寄存器（或FIFO）。对于接收，则相反。
3. 链接SPI与DMA：需要配置SPI控制器，使其在发送FIFO空或接收FIFO满时产生DMA请求。
4. 启动传输：启动DMA通道，CPU即可被释放去处理其他任务，直到DMA传输完成中断触发。

5.2.2 DMA使用心得

• 缓冲区对齐：DMA对内存地址有时有对齐要求（如32字节对齐）。使用memalign或类似函数分配DMA缓冲区可以避免问题。
• 缓存一致性：如果CPU和DMA共享同一块内存缓冲区，必须处理好缓存一致性问题。在DMA读取数据前，需要确保CPU写入的数据已经刷到内存（Xil_DCacheFlush）。在DMA写入数据后，需要使CPU的缓存失效，以便读到新数据（Xil_DCacheInvalidate）。这是裸机环境下最容易忽略的坑之一。
• 中断 vs. 轮询：DMA传输完成后可以产生中断。对于低延迟要求不高的场景，使用中断让CPU休眠是更节能的做法。

5.3 多从设备管理与片选策略

一个SPI主机如何管理多个从设备？

• 独立的CS线：这是最直接、性能最好的方式。每个从设备占用主机一个独立的GPIO作为CS。优点是控制简单，互不影响。缺点是占用宝贵的GPIO资源。
• 译码器/GPIO扩展：如果主机CS线不够，可以使用GPIO扩展芯片（如74HC595）或简单的译码逻辑（如3-8译码器）来生成多个CS信号。这需要额外的硬件。
• 菊花链（Daisy Chain）：某些SPI设备支持菊花链模式，所有设备共享CS、SCK、MOSI、MISO，数据像接力一样从一个设备传到下一个。这节省了CS线，但协议变得复杂，所有设备必须同时参与传输，且难以单独寻址某一设备。务必确认你的所有从设备都支持此模式。

软件片选 vs. 硬件片选：

• 软件片选：使用一个普通的GPIO引脚模拟CS信号。在传输开始前拉低，结束后拉高。优点是灵活，不占用专用的SPI CS硬件资源。缺点是时序控制完全由软件负责，在高速或实时性要求高的场景下，软件延迟可能导致CS信号建立/保持时间不满足从设备要求。
• 硬件片选：使用SPI控制器自带的CS信号。控制器硬件会在数据传输前后自动控制CS的时序，精度高。优先使用硬件片选，除非引脚资源真的非常紧张。

6. 常见问题排查与调试实录

即使理论再清楚，实际调试中还是会遇到各种奇怪的问题。这里记录一些典型的“坑”和排查思路。

6.1 经典问题速查表

6.2 调试工具与技巧

1. 示波器/逻辑分析仪是终极武器：不要只依赖打印日志。连接探头，亲眼看看波形。测量CS拉低到第一个SCK边沿的时间（建立时间），以及最后一个SCK边沿到CS拉高的时间（保持时间），确保满足从设备要求。
2. 软件模拟法：在问题难以定位时，可以尝试编写一个最简单的“位敲打”（Bit Banging）程序，用GPIO完全模拟SPI时序。如果能通，说明硬件连接和从设备基本正常，问题可能出在SPI控制器的配置或驱动上。
3. 分步测试法：
   • 第一步：先确保在最低时钟频率下能通信。
   • 第二步：逐步提高时钟频率，找到稳定工作的上限。
   • 第三步：再尝试修改CPOL/CPHA等模式参数。
4. 利用ZYNQ的灵活性：如果怀疑是PS端问题，可以尝试在PL端用逻辑分析仪（ILA）同时抓取PS SPI的引脚输出和从设备的响应，进行对比。这种片上调试能力是ZYNQ的巨大优势。

调试SPI通信，本质上是一个“对比”和“隔离”的过程：将你实际产生的信号与数据手册的理论时序对比；将复杂系统隔离成最小可测试单元，逐步定位问题所在。耐心和严谨的测试流程，是解决所有嵌入式通信问题的通用钥匙。