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2026/7/31 18:14:13
GB/T 22186—2016 → 2026规范更新深度解读：芯片安全设计新挑战与应对策略
引言
GB/T 22186《信息安全技术 具有中央处理器的集成电路（IC）卡芯片安全技术要求》是我国智能卡及安全芯片领域的重要测评标准。
本文将对新旧两版规范的核心变化进行逐章对比与解读，并重点分析其对芯片安全架构、侧信道防护（SCA）、随机数生成（TRNG）、故障注入（FI）防护等关键模块设计带来的新挑战。
一、版本概览与核心变化
2026版前言明确列出了主要技术变化，核心可归纳为“一增、一独、一重组、三新增”：
- 新增独立威胁类别：将“信息泄漏”从原有的“物理操纵”威胁中独立出来（见6.2.2节），成为与“物理操纵”、“故障注入”等并列的独立威胁类别，凸显了其重要性。
- 新增扩展安全组件：新增FPT_EMS.2（信息泄漏融合防护）组件（见第8章），并规定其为EAL5+和EAL6+级别的必选要求。
- 重组安全保障要求：第9章（原2016版第8章）对安全保障要求的表述进行了结构重组与内容增强，逻辑更清晰。
- 新增三个安全功能组件：
- FCS_RNG.1（随机数生成）：首次将随机数发生器作为独立的安全功能要求提出。
- FPT_EMS.1（信息泄漏基本防护）：对应单信道侧信道防护。
- FPT_EMS.2（信息泄漏融合防护）：对应多源侧信道融合防护。
- 新增两大方法论章节：
- 第10章：安全功能要求的测试方法：全新章节，详细列出了26个测试项的完整步骤，使测评更具可操作性。
- 第11章：安全保障要求的评估方法：细化脆弱性分析（AVA_VAN）流程，特别是AVA_VAN.4和AVA_VAN.5的具体评估要求。
个人解读：2026版在引言中特别强调“EAL5+及以上级别的高保障级测评应考虑泛在信息泄漏下的安全性”。这直接指向FPT_EMS.2和AVA_VAN.5的要求。这意味着芯片设计不能只考虑防御单一的功耗分析（PA）或电磁分析（EMA），而必须系统性地考虑所有可探测物理信道（功耗、电磁、时序、频率等）联合泄露信息时所带来的安全风险。简言之，EAL5+/6+的芯片必须能通过基于机器学习的多源侧信道融合攻击测试。
二、结构性差异逐章对比
2.1 全新第10章：安全功能要求的测试方法
这是2026版最大的增量之一，为开发者提供了明确的“考试大纲”。26个测试项覆盖了从访问控制、数据保护到密码运算等核心安全功能的验证，使测评从“原则性要求”转向“可验证的步骤”。
2.2 全新第11章：安全保障要求的评估方法
本章聚焦于**脆弱性分析（AVA_VAN）**的评估方法细化，明确了不同EAL级别的攻击门槛和评估深度。
| 评估活动 | AVA_VAN.4 (EAL4+) | AVA_VAN.5 (EAL5+/6+) |
|---|---|---|
| 应考虑的攻击类型 | 侧信道、故障注入、传感器攻击、随机数攻击 | + 侵入式攻击🆕 |
| 攻击潜力门槛 | 中等 | 高等 |
| 需说明的因素 | “对TOE的了解”因素打分 | + “开放样本/已知秘密样本”因素打分🆕 |
2.3 附录体系：从无到有的五大实用指南
2026版新增了五个极具指导价值的附录，为芯片安全设计和测评提供了具体的方法论和工具。
| 附录 | 标题 | 核心内容与设计价值 |
|---|---|---|
| A | 攻击潜力计算指南 | 提供6维量化评分（耗时、专业知识、TOE了解、样本数、设备、开放样本），分“识别”和“实施”两阶段评分，并与AVA_VAN级别映射。帮助设计者预判自身芯片的抗攻击评级。 |
| B | 侧信道分析 | 提出SCA分类法；介绍Welch t检验单源检测法；重点引入基于机器学习（MLP/CNN/LSTM）的信息泄漏融合检测法。直接指导SCA防护设计的验证。 |
| C | 侧信道分析能力校准 | 引入基准集概念（如ASCAD）；定义额定与测试安全强度对比；明确白盒/黑盒训练条件及判决条件。确保测评工具和实验室的能力达标。 |
| D | 故障注入分析 | 系统详解非侵入式（电压/时钟毛刺）、半侵入式（激光/X射线）、侵入式（探针/FIB）三类FI技术。指导FI防护设计。 |
| E | 侵入式分析 | 完整描述从开封、逆向工程到探针探测的物理攻击链。指导芯片物理防护层级设计。 |
三、关键模块设计解读与挑战
3.1 侧信道防护（SCA）设计 — 最大变化点
2026版构建了新的防护层次：FPT_EMS.1（单信道防护）→ FPT_EMS.2（多源融合防护）→ AVA_VAN.5（高级脆弱性分析）。
FPT_EMS.1 要求（所有EAL级别必选）
- 核心：芯片单一受攻击面（如功耗）泄漏的信息不足以危及安全。
- 覆盖信道：功耗、电磁、I/O特性、运算频率、时间等。
- 推荐检测方法：Welch t检验。
- 测试曲线数量要求：
算法类型 EAL4+ EAL5+ EAL6+ 分组密码 10万条 50万条 200万条 公钥密码 2万条 10万条 50万条 密钥传输 10万条 50万条 200万条
FPT_EMS.2 要求（EAL5+/6+必选）
- 核心：即使融合多种受攻击面（如功耗+电磁）泄漏的信息，仍不足以危及安全。
- 融合形式：功耗与电磁融合、多电磁信道融合、多时间点融合等。
- 推荐检测方法：基于机器学习的分类检测（MLP/CNN/LSTM）。
- 训练曲线数量要求：
算法类型 EAL5+ EAL6+ 分组密码 100万条 400万条 公钥密码 20万条 100万条 密钥传输 100万条 400万条
💡 设计挑战与优化方法
传统防护手段在ML融合攻击面前可能失效，需升级：
- 掩码(Masking)升级：一阶布尔掩码已不足。建议采用高阶掩码（≥2阶）或域掩码组合方案。
- 乱序(Shuffling)精细化：简单指令乱序易被ML通过时序特征破解。需结合伪操作插入+动态调度。
- 硬件噪声注入评估：传统高斯噪声可能被ICA分离。需考虑与算法相关的相关性噪声或硬件级随机延迟。
- 电磁(EM)防护并重：必须与功耗防护同等对待。芯片布局需注意电源网格和信号线的EM屏蔽。
- 应对交叉域泄漏：需在架构层面隔离安全区域和非安全区域的物理信号（如缓存、总线活动）。
3.2 随机数发生器（TRNG）设计
新增 FCS_RNG.1 组件，2016版中未作为独立要求。
- 要求：
a) 提供【选择：非确定性 / 确定性或混合】随机数发生器，并实现【选择：启动自检 / 在线自检】。
b) 输出符合GB/T 32915等标准的随机性要求。 - 设计要点：
- 双模式支持：高安全芯片推荐混合模式（TRNG熵源 + DRBG后处理）。
- 强制自检：需实现启动自检和/或在线自检（持续熵源健康监控）。
- 标准符合性：输出必须通过GB/T 32915的15项统计测试。
- 应对熵源不稳定：设计需考虑PVT变化下的熵值稳定性。
3.3 故障注入（FI）防护设计
2026版附录D对FI进行了系统分类，并明确了防护优先级。
| FI类型 | 技术手段 | 防护优先级 | 推荐防护措施 |
|---|---|---|---|
| 非侵入式 | 电压/时钟毛刺 | ⭐⭐⭐ 最高 | LVD/UVD检测；时钟频率检测；冗余时钟树；毛刺滤波器 |
| 半侵入式 | 激光、X射线、EMP | ⭐⭐ 高 | 光敏传感器；冗余计算+比较；激光屏蔽层 |
| 侵入式 | FIB修改、探针注入 | ⭐ 中 | 主动屏蔽层；布线混淆；FIB检测网格 |
设计要点：
- FPT_FLS.1失效列表扩展：明确列出电压、时钟、温度、光异常等，每种都需对应检测机制。
- FRU_FLT.2新要求：当失效未被检测到时，芯片应维持优雅降级(Graceful Degradation)，而非简单复位。
- 警惕协同攻击：需考虑FI与SCA的组合攻击（如DFA+DPA）。
3.4 密码协处理器设计
- 国际标准引用：新增引用ISO/IEC 17825:2024（非侵入式攻击缓解测试）和ISO/IEC 18033（加密算法），要求与国际接轨。
- 测试量级：密钥生成和密码运算均需连续1000次正确性验证，对稳定性要求更高。
- 侧信道语境：算法的常数时间实现、均衡功耗/EM设计成为必选项。
四、面向2026版的设计优化方法
4.1 安全岛（Secure Island）架构
- 目标：应对FPT_EMS.2融合攻击和FDP_ITT.1内部传送保护。
- 方法：将密码协处理器、TRNG、密钥存储等核心安全模块集中到一个物理隔离区域，拥有独立电源、时钟和内部总线。
- 优势：从根本上切断大部分侧信道信息泄露路径，降低防护难度。
4.2 分层掩码策略
针对不同EAL级别和算法类型，采用差异化掩码策略：
- 基础层：布尔掩码（XOR），用于对称密码线性操作。
- 进阶层：乘法掩码，用于AES的MixColumns等非线性操作。
- 高级层：域掩码（Affine/Zar），改变中间值数学域。
- 组合层：不同掩码组合使用，将攻击复杂度提升至指数级。
4.3 硬件级随机化引擎
- 设计：一个由TRNG驱动的中央随机化服务模块，统一提供随机延迟、乱序索引、掩码刷新等服务。
- 优势：统一管理随机化质量，便于验证，减少各模块重复设计。
4.4 持续自检与健康监控
构建三级自检体系：
- 启动自检链：上电后依次进行TRNG、ROM、RAM、Crypto引擎等自检。
- 运行期自检：定期轻量级自检，持续监控熵源、电压、时钟、温度。
- 自检失败响应：根据安全等级，采取警告、降级、锁定或销毁密钥等不同措施。
总结
GB/T 22186-2026版标志着我国芯片安全测评从“功能符合性”向“能力抗攻击性”的深刻转变。新规范对高安全芯片提出了更高的要求，芯片设计者必须从架构、电路、算法实现到物理布局进行全栈升级，才能满足EAL5+/6+级别的严苛要求。提前理解和布局这些新要求，对于开发下一代高安全等级芯片至关重要。