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1. 项目概述与核心价值

在嵌入式显示系统的设计里，处理器和显示屏之间的连接一直是个既基础又关键的挑战。传统的并行RGB接口动辄需要20多根数据线，再加上时钟、同步信号，布线复杂，功耗高，电磁干扰（EMI）问题也让人头疼。为了解决这个问题，串行接口技术应运而生，它就像把一条宽阔的多车道高速公路，变成了一条高效的单向或少量车道的快速路，数据流被有序地“串”起来传输。今天要深入聊的，就是德州仪器（TI）推出的一款经典器件——SN65LVDS311，一款可编程的27位显示串行接口发送器。

简单来说，SN65LVDS311干的活，就是把处理器输出的24位RGB像素数据、3个控制信号（行同步HS、场同步VS、数据使能DE）以及它自己生成的一个奇偶校验位，总共27位并行数据，打包转换成1路、2路或3路的差分串行数据流发送出去。它采用SubLVDS（低电压差分信号）技术，不仅电压摆幅低（1.8V），功耗小，而且差分传输抗干扰能力极强，特别适合摄像头、工控面板、便携式医疗设备等空间紧凑、对功耗和可靠性要求高的嵌入式场景。

我最初接触这颗芯片是在一个车载中控屏的项目上，当时需要在有限的板面积和严格的EMC要求下，驱动一块分辨率不低的LCD。并行接口的布线噩梦让我们果断转向了串行方案。SN65LVDS311以其灵活的通道配置、宽范围的像素时钟支持（4MHz到65MHz）以及极低的待机功耗，成为了我们的首选。在实际调试中，从模式选择、电源设计到PCB布局，每一步都有不少门道和容易踩的“坑”。这篇文章，我就结合自己的项目经验，把这颗芯片从原理到实战掰开揉碎了讲清楚，希望能帮你快速上手，避开我当年走过的弯路。

2. 芯片架构与核心功能解析

要玩转一颗芯片，首先得理解它的“大脑”和“四肢”。SN65LVDS311虽然功能集中，但内部结构设计得非常精巧，针对显示传输做了大量优化。

2.1 功能框图与数据流

从功能框图上看，SN65LVDS311的核心是一个锁相环（PLL）和一个并串转换器。数据流可以这样理解：当像素时钟PCLK的上升沿到来时，芯片会锁存27位并行输入数据（24位RGB + HS, VS, DE）。这27位数据，加上芯片自动计算生成的一个奇偶校验位（Parity Bit）和两个固定为0的保留位（Reserved Bits），共同组成一个30位的“数据帧”。

接下来的关键步骤是时钟倍频与串行化。PLL会锁定输入的PCLK频率，并根据你通过LS0、LS1引脚选择的模式，将其倍频30倍、15倍或10倍，生成一个内部的高速串行时钟。这个高速时钟驱动一个移位寄存器，将30位的数据帧，按比特顺序“推”到1对、2对或3对差分数据线（D0±， D1±， D2±）上。同时，PLL还会将这个高速时钟分频，还原出一个与输入PCLK同频同相的时钟，通过CLK±差分对输出，供接收端用于数据恢复。

注意：这里的“还原”时钟至关重要。在接收端（如SN65LVDS302），这个时钟用于同步和解串行化数据。因此，CLK±信号的质量和与数据之间的时序关系，直接决定了整个链路的稳定性。

2.2 核心特性与优势

为什么选择SN65LVDS311？它的优势体现在以下几个硬指标上：

1. 灵活的串行化模式：通过LS0和LS1两个引脚，可以配置三种工作模式，对应不同的输出通道数和像素时钟范围，完美适配从QVGA到XGA的不同显示分辨率需求。
2. SubLVDS接口：采用1.8V供电的SubLVDS标准，差分输出幅度典型值150mV。相比传统LVDS，功耗更低；相比CMOS单端信号，抗共模干扰能力大幅提升，传输距离更长，布线更简单。
3. 强大的功耗管理：芯片不仅仅是简单的“开”和“关”。它提供了关机模式（TXEN=0，功耗<0.5μA）、待机模式（PCLK停止，功耗约0.5μA）和激活模式。最智能的是，当PCLK输入停止时，芯片会自动进入待机模式，无需软件干预，这对于电池供电设备简直是福音。
4. 内建奇偶校验：芯片会自动对27位有效数据（24位RGB+3位控制）进行奇校验计算，并将结果作为第28位（Parity Bit）发送。接收端可以利用此功能进行简单的单比特错误检测，提升了系统可靠性。
5. 宽温与高可靠性：工作温度范围-40°C到85°C，满足工业级应用需求。所有CMOS输入均具备失效安全保护，防止上电期间的电流倒灌。

2.3 引脚定义与关键信号

SN65LVDS311采用紧凑的YFF封装（2.8mm x 2.8mm），引脚虽多但功能清晰。我们可以将其分为几大类：

• 并行视频接口：这是数据的入口。
  • R[0:7],G[0:7],B[0:7]：24位RGB数据输入，直接对接处理器的LCD控制器。
  • HS,VS,DE：行同步、场同步、数据使能信号，时序必须与PCLK严格对齐。
  • PCLK：像素时钟输入，所有并行数据的锁存基准。其频率和稳定性是系统工作的基石。
• 串行差分输出：这是数据的出口。
  • D0±,D1±,D2±：1至3对SubLVDS差分数据输出。具体哪几对有效，由模式决定。
  • CLK±：SubLVDS差分时钟输出，由PLL再生，与数据同步输出。
• 控制与配置引脚：
  • LS0,LS1：链路选择引脚，决定工作模式（1/2/3通道）。
  • TXEN：发送使能。高电平使能芯片；低电平强制进入关机模式。特别注意：此引脚内部有毛刺抑制电路，高低电平必须保持稳定超过10μs才会被识别，防止误触发。
• 电源与地：这是芯片稳定工作的保障，也是容易出问题的地方。
  • VDD：核心数字逻辑电源（1.8V）。
  • VDDLVDS：SubLVDS输出驱动器电源（1.8V）。强烈建议与VDD使用同一电源轨，但通过磁珠或小电阻隔离，并在靠近芯片引脚处各自放置去耦电容。
  • VDDPLLA,VDDPLLD：PLL的模拟和数字部分电源（均为1.8V）。这是关键！必须用干净的LDO单独供电，或至少通过π型滤波器（如磁珠+电容）与数字电源隔离，否则PLL抖动会非常大，导致图像闪烁或无法锁定。
  • GND：多个接地引脚。务必在PCB内部使用一个完整、不间断的地平面，并将所有GND引脚直接通过过孔连接到这个地平面。

3. 三种串行化模式深度剖析与选型指南

SN65LVDS311的灵活性核心体现在这三种串行化模式上。选择哪种模式，直接决定了你的系统能支持的最高分辨率、布线复杂度和功耗。

3.1 模式配置逻辑

模式选择完全由LS0和LS1两个引脚的电平决定，非常简单：

实操要点：LS0和LS1是CMOS输入，严禁悬空！必须通过电阻上拉到VDD或下拉到GND，设置为确定的电平。悬空会导致引脚电平不确定，可能引发模式错误或增大功耗。

3.2 1通道模式：为低分辨率与低功耗而生

当LS0=LS1=0时，芯片工作于1通道模式。此时，全部30位串行数据（27位有效+1位奇偶+2位保留）都通过D0±这一对差分线输出，串行化速率是PCLK的30倍。

数据映射与帧结构：这是理解串行数据流的关键。假设一个PCLK周期锁存的数据为：R[7:0], G[7:0], B[7:0], VS, HS, DE。在1通道模式下，它们被组织成一个30位的串行帧，从D0+/-引脚依次移出。根据手册中的时序图，其帧结构通常为（以最先发送的位为帧头）：Bit29 (Reserved=0) | Bit28 (Reserved=0) | Bit27 (Parity) | Bit26..Bit0 (27位有效数据)。 而有效数据Bit26..Bit0的排列顺序，需要结合时序图具体分析，通常是按B0, B1, ..., B7, G0, ..., G7, R0, ..., R7, VS, HS, DE这样的顺序，但务必以你使用的处理器LCD控制器的输出顺序为准，必要时可能需要调整PCB布线或软件配置。

应用场景与计算：1通道模式适用于像素时钟较低的应用。例如，一个QVGA（320x240）屏幕，60Hz刷新率，其像素时钟大约在6MHz左右。此时串行数据率 = 6MHz * 30 = 180Mbps。这个速率对于SubLVDS来说非常轻松，传输距离可以做得比较长。功耗优势明显，在PCLK=4MHz时，典型功耗仅17.4mW。

经验之谈：在1通道模式下，虽然只用一对数据线，但CLK±差分对仍然是必须的。布线时，D0±和CLK±应作为一对差分对进行等长、等距布线，两者之间的长度匹配要求可以适当放宽，但各自差分对内的两条线（如D0+和D0-）的长度差必须严格控制（通常要求<10mil）。

3.3 2通道模式：平衡性能与复杂度的选择

当LS0=1， LS1=0时，启用2通道模式。此时，30位的帧被拆分成两个15位的子帧，分别通过D0±和D1±同时输出。PLL倍频系数为15，每个通道的串行速率是PCLK的15倍。

帧拆分原理：数据被交织分配到两个通道。通常，偶数字节（或特定的比特位）走D0通道，奇数字节走D1通道。例如，手册中的图示表明，可能是低15位（如B[7:0]的一部分和G[7:0]的一部分）走D0，高15位（剩余的G位、R[7:0]和控制位）走D1。这种拆分降低了对单个通道串行速率的要求。

应用场景与计算：此模式适合HVGA（480x320）或VGA（640x480）分辨率。以一个典型的VGA@60Hz为例，像素时钟约为25MHz。在2通道模式下，每个通道的串行数据率 = 25MHz * 15 = 375Mbps。这仍然在SubLVDS的舒适区内，但比1通道模式在相同PCLK下对PCB布线的要求更高一些。功耗方面，PCLK=30MHz时典型功耗约28.8mW。

设计考量：使用2通道模式，你需要处理两对差分数据线（D0±， D1±）和一对时钟线（CLK±）。这三对差分线之间的等长匹配变得非常重要。理想情况下，D0±、D1±和CLK±这三组信号从芯片输出到连接器（或接收芯片）的走线长度应该尽可能一致，以减少数据与时钟之间的偏斜（Skew）。

3.4 3通道模式：应对高分辨率与高刷新率

当LS0=0， LS1=1时，芯片工作于最强的3通道模式。30位帧被均匀拆分成3个10位的子帧，通过D0±， D1±， D2±三对差分线同时输出。PLL倍频系数为10。

帧拆分与通道分配：数据被更细粒度地分配到三个通道。例如，可能是每个通道负责传输10个连续的比特位。这种分配使得每个通道的负载最轻。

应用场景与计算：这是为高分辨率显示准备的，如XGA（1024x768）或更高。假设一个XGA@60Hz的显示，像素时钟大约在65MHz。在3通道模式下，每个通道的串行数据率 = 65MHz * 10 = 650Mbps。这个速率对PCB设计提出了更高要求，需要严格按照高速差分信号规则来布局布线。

挑战与对策：三对数据线和一对时钟线，总共四对差分线，它们之间的等长匹配至关重要。此外，由于速率较高，需要考虑传输线的阻抗连续性（通常SubLVDS差分阻抗目标为100Ω），避免使用过孔，如果必须使用，应保持对称。电源完整性也更关键，PLL电源的滤波必须做得非常干净。

模式选择总结表格：

4. 电源管理与工作状态机详解

SN65LVDS311的功耗管理是其一大亮点，理解其状态机对于实现低功耗系统设计至关重要。芯片共有四种主要状态：关机模式、待机模式、获取模式和传输模式。

4.1 状态机流转与触发条件

芯片的状态转换完全由TXEN引脚和PCLK输入信号控制，其流程图是设计的核心参考。

1. 关机模式：当TXEN引脚被拉低并保持超过10μs（毛刺抑制时间）后，芯片进入此模式。此时，除了输入缓冲器外的所有内部电路（PLL、串行器、输出驱动器）全部关闭，所有输出呈高阻态，静态电流极小（典型值0.5μA）。这是最省电的状态，用于系统深度睡眠。

2. 待机模式：当TXEN为高电平，但PCLK输入频率低于500kHz或完全停止时，芯片自动进入此模式。此时，PLL和输出驱动器关闭，仅有一个监控PCLK活动的电路在工作，功耗同样极低（典型值0.5μA）。这是实现“无感”节能的关键：当屏幕显示静态画面或系统暂停输出时，处理器只需停止提供PCLK，发送器就会自动进入待机，无需软件发送关机指令。

3. 获取模式：当芯片处于待机模式，且PCLK输入频率超过约3MHz（具体阈值在0.5-3MHz之间）时，芯片检测到时钟活动，进入获取模式。此时，PLL电路上电并开始尝试锁定输入的PCLK频率，但所有输出仍保持高阻态。这是一个短暂的过渡状态。

4. 传输模式：PLL成功锁定PCLK后（锁定时间典型值<2ms），芯片进入正常的传输模式。CLK±输出被激活，根据LS0/LS1的配置，相应的Dx±数据输出对也开始发送串行化后的数据。此时芯片功耗最高，取决于工作频率和数据模式。

状态转换时间参数：

• tpwrup(关机->传输)：TXEN拉高到输出有效数据，最大2ms。设计上电时序时要预留此时间。
• twakup(待机->传输)：PCLK恢复活动到输出有效数据，最大2ms。
• tsleep(传输->待机)：PCLK停止到输出关闭，最大100μs。响应很快。
• tpwrdn(传输->关机)：TXEN拉低到完全关闭，最大11μs。

4.2 电源设计要点与PCB布局实践

稳定的电源是高速串行接口工作的基石，对于SN65LVDS311尤其如此。

电源轨分离与去耦： 芯片有四个电源引脚：VDD(核心数字)、VDDLVDS(输出驱动器)、VDDPLLA(PLL模拟)、VDDPLLD(PLL数字)。最佳实践是分开供电：

• VDDPLLA：这是对噪声最敏感的电源。必须由一个独立的LDO供电，或者至少通过一个π型滤波器（例如：一个10Ω电阻串联，后接一个10μF钽电容+一个0.1μF陶瓷电容并联到地）与数字电源隔离。滤波器的位置要尽可能靠近芯片引脚。
• VDDPLLD和VDD：可以来自同一个数字电源轨，但也建议用磁珠或小电阻隔离，并分别布置去耦电容。
• VDDLVDS：输出驱动器的电源。由于驱动器切换时电流瞬变较大，此电源轨需要低ESR的电容提供瞬时电流。可以将其与VDD连接，但必须在靠近芯片引脚处放置一个1μF的陶瓷电容和一个0.1μF的陶瓷电容并联。

去耦电容布局： 每个电源引脚到地之间，都必须有至少一个0.1μF的陶瓷电容，且电容必须尽可能靠近引脚放置（<2mm），过孔直接打到地平面。对于VDDPLLA和VDDLVDS，建议额外增加一个1μF或2.2μF的电容作为储能电容。

接地策略：

• 必须使用完整地平面：在多层板设计中，为高速信号和芯片分配一个完整、无分割的接地层（通常是第2层）。
• 所有GND引脚直接接地平面：通过多个过孔将芯片的GND引脚直接连接到这个地平面，提供最短的回流路径。
• 模拟地与数字地：虽然芯片有GNDPLLA等标注，但在PCB上，所有地最终应该在芯片下方通过地平面单点连接。避免用地线分割模拟和数字地，否则会破坏回流路径，增加EMI。统一的地平面并为敏感电源提供良好的滤波是更有效的方法。

差分线布线规则：

1. 阻抗控制：SubLVDS差分阻抗通常设计为100Ω。与PCB板厂沟通，确定正确的线宽和线距。
2. 等长匹配：差分对内部的两条线（如D0+和D0-）长度差要尽可能小，一般要求小于5-10mil。不同差分对之间（如D0±， D1±， CLK±）的长度也应匹配，误差控制在50mil以内为宜，对于3通道模式的高速率应用，要求更严格。
3. 远离干扰源：差分线应远离晶振、开关电源、时钟发生器等噪声源。避免在高速差分线下方或上方走其他高速信号线。
4. 使用地平面作为参考：差分线应始终在完整地平面的上方走线，避免跨分割。

5. 关键电气特性、时序分析与设计考量

数据手册中的电气和时序参数不是摆设，它们是保证系统稳定运行的“法律条文”。这里挑出几个最容易出问题的地方重点分析。

5.1 输入时钟与数据时序要求

并行接口的时序是第一步，这里出错后面全错。

• 建立时间tDS与保持时间tDH：在PCLK的上升沿，RGB数据和HS/VS/DE信号必须已经稳定至少tDS（2.0 ns），并且在上升沿之后还要继续保持稳定至少tDH（2.0 ns）。这意味着你的处理器LCD控制器输出这些信号时，必须满足这个时序。

  • 检查方法：用示波器同时测量PCLK和一条数据线（如R0）。将PCLK的上升沿作为触发点，观察数据信号在上升沿前后的稳定窗口是否大于4ns（2ns+2ns）。
  • 常见问题：如果处理器主频很高，而到LVDS311的走线较长且负载不匹配，可能导致数据信号边沿变缓，从而违反建立/保持时间。解决方法：确保走线短而直，负载轻；或者在处理器端调整输出信号的驱动强度（如果支持）。

• 像素时钟PCLK质量：PCLK的抖动会通过PLL放大，直接影响输出串行数据的眼图质量。

  • 周期抖动tjit(per)PCLK：要求RMS值小于5ps。这意味着你需要一个高质量的时钟源。
  • 占空比：要求在33%到67%之间。通常的50%占空比时钟即可满足。
  • 实操建议：如果处理器输出的PCLK质量不佳（例如来自一个分频器），可以考虑使用一个专用的低抖动时钟发生器，或者使用处理器专用的、抖动性能更好的时钟输出引脚。

5.2 输出信号特性与端接匹配

SubLVDS输出是电流模式驱动，需要正确的端接才能保证信号完整性。

• 差分输出电压|VOD|：典型值150mV，范围100-200mV。这个电压是在接收端的差分负载上测量得到的。
• 端接电阻：在接收端（通常是LCD屏的驱动芯片或另一颗LVDS接收器），需要在每对差分线（Dx±， CLK±）之间并联一个100Ω的电阻，位置尽量靠近接收器引脚。这个电阻有两个作用：一是作为传输线的终端匹配，消除反射；二是为发送器的电流源提供负载，产生所需的差分电压。
• PCB走线阻抗：从SN65LVDS311输出到连接器，再到接收端的这段传输线，应设计为100Ω的差分阻抗。这需要根据PCB的叠层结构（介电常数、层厚）来计算线宽和线距。

5.3 功耗估算与热设计

功耗直接关系到电源设计和芯片温升。

芯片总功耗PD主要来自：

1. 静态功耗：在关机和待机模式下极低，可忽略。
2. 动态功耗：在传输模式下，与工作频率fPCLK、工作模式（通道数）以及数据翻转率有关。

数据手册提供了不同模式、不同频率下的典型IDD电流值。例如，在3通道模式、fPCLK=65MHz、使用交替的1010测试图案时，最大电源电流IDD可达36.8mA。假设电源电压为1.8V，则最大功耗约为1.8V * 36.8mA = 66.2mW。

热设计考量：芯片封装为YFF，热阻θJA与PCB设计密切相关。在低K（Low-K）测试板条件下，θJA约为25°C/W。这意味着在85°C环境温度下，如果芯片功耗为66.2mW，其结温将升高约66.2mW * 25°C/W ≈ 1.66°C，远在安全范围内。因此，在常规应用中无需额外散热措施。但是，如果你的PCB板层数少、覆铜面积小，实际热阻会更大，需要评估在最坏情况下的结温是否超过最大结温（通常为125°C或150°C，需查更详细的规格书）。

6. 实战配置、调试与故障排查

理论讲完，我们来点实际的。如何让SN65LVDS311在你的板子上跑起来？

6.1 硬件连接与初始化配置

1. 模式选择：根据你的屏幕分辨率和处理器PCLK频率，确定LS0和LS1的电平。例如，驱动一个800x480的屏，PCLK大约33MHz，这超出了2通道模式的最大30MHz，因此必须使用3通道模式（LS0=0， LS1=1）。通过两个10kΩ电阻将LS0下拉到GND，LS1上拉到VDD。
2. 使能控制：TXEN引脚建议通过处理器的GPIO控制。上电时，先保持TXEN为低，等所有电源稳定后（例如延时10ms），再将TXEN拉高并保持。切记：GPIO控制信号也要注意走线，避免引入噪声。
3. 未用引脚处理：所有未使用的CMOS输入引脚（根据你的配置，可能包括部分RGB数据线如果处理器位宽不足24位，或者SWAP引脚等），绝对不能悬空！必须通过电阻上拉或下拉到一个确定的电平（VDD或GND），否则会导致功耗增加甚至闩锁效应。
4. 电源上电顺序：虽然数据手册没有严格规定，但良好的实践是：先上数字核心电（VDD， VDDPLLD），再上模拟电（VDDPLLA），最后上输出驱动器电（VDDLVDS）。下电时顺序相反。如果使用同一个电源，则确保电源稳定无过冲。

6.2 上电与信号检测流程

1. 确认所有电源电压正确（1.8V ±10%）。
2. 确认LS0、LS1、TXEN电平正确。
3. 给处理器上电，并配置其LCD控制器输出所需的视频时序和PCLK。
4. 用示波器测量SN65LVDS311的输入：
   • PCLK：确认频率、幅值（0-1.8V）、占空比是否符合要求，是否有过冲或振铃。
   • 数据线：选择一条（如R0），在PCLK触发下，看数据是否正常变化。
5. 用示波器测量SN65LVDS311的输出（需要高带宽示波器，至少1GHz以上以观察SubLVDS信号）：
   • CLK±：将示波器设置为差分测量模式（或使用两个探头做数学运算）。应该能看到一个频率与PCLK相同、幅值约150mV的差分时钟信号。
   • Dx±：同样用差分模式测量。应该能看到高速的串行数据流。将示波器设置为余辉模式，可以观察“眼图”。一个清晰睁开的眼图是信号质量良好的标志。

6.3 常见问题与排查技巧

即使按照手册设计，调试中也可能遇到问题。下面是一个快速排查指南：

一个真实的调试案例：在一次项目中，屏幕出现随机横线闪烁。测量PCLK很干净，电源噪声也在范围内。最后用高带宽示波器查看SubLVDS眼图，发现眼图张开很小，且有不规则闭合。问题定位在PCB差分线布线上：有一对差分线为了绕开一个过孔，走了一小段非耦合的“蛇形线”，破坏了阻抗连续性并引入了反射。重新设计PCB，保证差分线全程紧耦合、等长、参考完整地平面后，问题解决。

7. 进阶应用与设计优化

掌握了基本功能后，可以进一步挖掘这颗芯片的潜力，优化系统设计。

7.1 奇偶校验功能的利用

SN65LVDS311自动生成的奇偶校验位是一个宝贵的诊断工具。如果你的接收端芯片（如SN65LVDS302）支持奇偶校验错误检测，一定要启用这个功能。它可以帮助你在系统层面检测传输过程中发生的单比特错误。虽然它不能纠正错误，但能及时报告问题，对于高可靠性应用（如医疗、工业）非常有用。你可以在系统初始化后，定期读取接收端的校验错误状态寄存器（如果提供），作为系统健康度的一个指标。

7.2 低功耗系统设计策略

充分利用其状态机，可以极大降低系统平均功耗。

• 静态画面省电：当屏幕显示静态图片时，可以让处理器停止输出PCLK（或将频率降至500kHz以下）。SN65LVDS311会自动进入待机模式，功耗从几十mW降至μA级。当需要更新画面时，再恢复PCLK，芯片会在2ms内唤醒并恢复传输。
• 快速关屏：当需要关闭背光或进入待机时，除了关闭背光电源，还可以将TXEN拉低，使芯片进入关机模式，实现最低功耗。
• 电源域管理：如果整个显示模块可以独立断电，可以将SN65LVDS311的电源域与处理器隔离开，在深度睡眠时彻底断电。

7.3 与OMAP等处理器的无缝对接

数据手册提到其引脚排列优化用于连接OMAP3630处理器。这意味着它的引脚顺序可能与OMAP的LCD控制器引脚顺序直接匹配，可以简化PCB布线。在使用其他处理器（如STM32、i.MX系列）时，需要仔细核对双方的数据手册，看RGB数据、同步信号的引脚顺序是否一致。如果不一致，可能需要在PCB上进行“交叉”布线，或者利用处理器的LCD控制器配置功能进行位序重映射。

7.4 替代方案与选型思考

SN65LVDS311是一款经典的显示串行器，但技术也在发展。当你的项目有新的需求时，可以考虑：

• 需要更高分辨率/刷新率：可以查看TI更新的系列产品，如支持更高PCLK频率或更多通道的型号。
• 需要集成功能：有些处理器已经集成了MIPI DSI或LVDS发送器，可以省去这颗外置芯片，简化设计，降低成本。
• 空间极端受限：可以考虑更小封装的同类芯片。 选择SN65LVDS311的核心理由依然是：在需要外置串行器、对成本敏感、且分辨率在XGA及以下的嵌入式显示应用中，它提供了经过市场验证的可靠性、灵活的配置和优秀的功耗控制。