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1. 主机接口（HI8）核心架构与设计哲学

在嵌入式多处理器系统中，主处理器（Host）与数字信号控制器（DSC）这类协处理器之间的高效、可靠通信是系统成败的关键。飞思卡尔（现恩智浦）5685X系列DSC集成的HI8（Host Interface 8-bit）主机接口，正是为解决这一核心问题而设计的经典模块。它不是简单的并行I/O口，而是一个精心设计的、可编程的通信引擎，其本质是为主处理器提供了一个访问DSC内部资源（内存、寄存器）的标准化“窗口”。

为什么需要这样一个专门的接口？想象一下，在一个复杂的电机驱动系统中，主控MCU负责逻辑控制和上层协议，而DSC则专精于执行高速PWM生成和电流环PID计算。两者需要频繁交换命令、状态和实时数据。如果通过普通的GPIO模拟通信，不仅软件开销巨大，时序也难以保证，更无法应对突发的大量数据交换。HI8将这种通信硬件化、队列化，其核心设计思想是异步双缓冲通信。主处理器和DSC各自拥有独立的时钟域，HI8通过一组共享的寄存器（对主机而言像静态RAM）和一套握手信号（HREQ, HACK）来桥接这两个世界，确保数据在跨时钟域传输时的确定性与完整性。

HI8对外呈现为一个8位或16位的数据总线接口（HA[2:0], HD[7:0]或HD[15:0]），配合读写（HRW）、片选（HCS）和数据选通（HDS）信号。对主机来说，访问HI8就像访问一块特定的内存区域，地址线选中不同的内部寄存器。这种内存映射（Memory-mapped）的设计极大地简化了主机端的驱动开发，程序员无需了解底层复杂的硬件状态机，只需读写特定地址即可完成数据交换。

1.1 核心寄存器组解析：通信的基石

HI8的功能围绕一组精心定义的寄存器展开。理解每个寄存器的角色是掌握其通信机制的前提。这些寄存器主要分为两类：数据寄存器和控制/状态寄存器。

数据寄存器是信息交换的载体：

• 主机接收寄存器（HRX）：这是一个16位的DSC内部寄存器，主机不可直接访问。它的作用是接收从主机发来的数据。当主机向TXH/TXL寄存器写入数据后，HI8硬件会在条件满足时自动将这两个8位字节组合成16位数据，存入HRX，并置位HRDF（Host Receive Data Full）标志，通知DSC核心有数据待读取。
• 主机发送寄存器（HTX）：同样是16位的DSC内部寄存器。当DSC需要发送数据给主机时，将数据写入HTX。HI8硬件会将其自动拆分为高、低字节，分别放入RXH和RXL寄存器，并置位RXDF（Receive Data Full）标志，通知主机有数据可读。
• 传输字节寄存器（TXH/TXL, RXH/RXL）：这是主机直接操作的“前台”寄存器。TXH/TXL用于主机发送，RXH/RXL用于主机接收。它们都是8位宽度，成对工作。这里有一个关键细节：字节序（Endianness）。通过ICR寄存器中的HLEND位，可以灵活配置TXH/TXL的映射地址。当HLEND=0时，TXH对应地址$6，TXL对应$7；当HLEND=1时，映射关系对调。这个设计巧妙地兼容了不同字节序的主机系统（如大端模式的某些处理器），无需主机软件进行字节交换操作，提升了效率并减少了软件复杂度。

控制与状态寄存器是协调通信的指挥中心：

• 接口控制寄存器（ICR）：这是HI8的“大脑”。它配置着HI8的工作模式。例如，HM[1:0]位选择主机接口的DMA模式；TREQ和RREQ位分别控制是否在TXDE（发送寄存器空）或RXDF（接收寄存器满）时向主机发出HREQ中断请求；HLEND位控制字节序，如前所述；INIT位用于初始化HI8状态。
• 接口状态寄存器（ISR）：这是HI8的“仪表盘”。主机和DSC都可以读取它来获取当前通信状态。关键状态位包括：
  • TXDE (Transmit Data Empty)：为1表示TXH/TXL为空，主机可以写入新数据。
  • RXDF (Receive Data Full)：为1表示RXH/RXL已满，主机可以读取数据。
  • HREQ：反映HREQ引脚的实际输出状态，当使能且（TXDE=1或RXDF=1）时，该位为1。
  • TRDY (Transfer Ready)：指示HI8是否就绪。
  • HC (Host Command)：当主机向命令向量寄存器（CVR）写入命令并置位HC后，该位被置1，表示有一个主机命令等待DSC处理。当DSC内核的中断控制器接受此命令后，会清除该位。
• 命令向量寄存器（CVR）：这是一个特殊的寄存器。主机通过向CVR的低7位（HV[6:0]）写入一个命令向量（通常对应DSC内部的一个中断服务例程地址偏移），并置位高位的HC位，来向DSC发送一个“命令”。这相当于触发了一个DSC侧的特定中断，是主机主动控制DSC行为（如启动某个任务、修改参数）的高级机制。
• 中断向量寄存器（IVR）：当主机使用中断模式，且HREQ和HACK信号同时有效时，HI8会自动将IVR中的值放到主机数据总线上，作为中断向量，引导主机跳转到正确的服务程序。这实现了硬件向量中断，极大地缩短了中断响应时间。

注意：对多比特状态位（如HF3/HF2）的读取存在同步问题。由于主机和DSC时钟异步，主机在读取时，这些位可能正在被DSC更改。手册建议，若要可靠读取编码对（如HF3/HF2），主机应保持HCS有效至少（最小有效时间 + 1.5个DSC时钟周期），以锁定稳定状态，或者采用“读取两次并校验一致性”的软件策略。

2. HI8数据传输三大模式详解与实战配置

理解了寄存器，我们来看数据如何流动。HI8支持三种经典的数据传输模式：轮询、中断和DMA。模式的选择取决于系统对实时性、CPU占用率和数据吞吐量的不同要求。

2.1 轮询模式：简单直接的软件握手

轮询是最基础的模式。在此模式下，主机不连接HREQ中断线，或者即使连接也不启用中断。主机需要主动、周期性地读取ISR寄存器，检查TXDE或RXDF状态位，以决定是否进行读写操作。

主机发送数据流程（轮询）：

1. 主机循环读取ISR寄存器。
2. 当检测到TXDE == 1（发送寄存器空），主机将16位数据分两次写入TXH和TXL寄存器（注意HLEND决定的地址顺序）。
3. 写入TXL（地址$7）的操作会自动清除TXDE位。
4. HI8硬件在检测到TXDE == 0且HRDF == 0（HRX空）时，自动将TXH:TXL的数据搬移到HRX寄存器，并同时置位HRDF和TXDE。
5. DSC软件轮询或通过中断发现HRDF == 1，从HRX中读取数据，并清除HRDF标志。

主机接收数据流程（轮询）：

1. DSC将数据写入HTX。
2. HI8硬件自动将HTX数据拆分到RXH/RXL，并置位RXDF = 1。
3. 主机循环读取ISR寄存器。
4. 当检测到RXDF == 1，主机从RXH和RXL寄存器分两次读取数据。
5. 读取操作会自动清除RXDF位。

轮询模式的优缺点与适用场景：

• 优点：实现简单，无需配置中断，对硬件连接要求最低（HREQ可不接）。
• 缺点：CPU占用率高，主机必须不断查询，效率低下。响应延迟不确定，取决于轮询周期。
• 适用场景：数据交换不频繁、对实时性要求极低，或是在系统初始化、调试阶段使用。

2.2 中断模式：事件驱动的效率之选

中断模式利用HREQ引脚向主机发起中断请求，实现事件驱动的通信，极大解放了主机CPU。

配置与流程：

1. 连接与使能：将DSC的HREQ引脚连接到主机的外部中断输入引脚。在DSC端，通过设置ICR寄存器的TREQ位（使能发送空中断）和/或RREQ位（使能接收满中断）。
2. 中断触发：当TXDE=1且TREQ=1时，或当RXDF=1且RREQ=1时，HREQ引脚被置为有效（通常低电平）。
3. 主机响应：主机进入中断服务程序（ISR）。对于MC680XX系列等支持向量中断的主机，可以配合HACK引脚实现自动向量获取：主机在中断响应周期断言HACK，HI8则将IVR寄存器的值放到数据总线上，主机据此跳转。
4. 中断服务：主机ISR首先读取ISR寄存器，通过检查TXDE和RXDF位来确定中断源（是发送就绪还是接收就绪），然后执行相应的数据读写操作。关键一步：读写操作本身会清除相应的状态位（TXDE或RXDF），从而撤销中断请求（HREQ变无效）。

中断模式的核心优势与注意事项：

• 优势：CPU利用率高，主机可以处理其他任务，仅在数据就绪时被唤醒，实时性好。
• 注意事项：
  • 中断服务程序应尽可能短小，避免丢失后续数据或造成中断阻塞。
  • 电平触发与边沿触发：需明确主机中断输入的类型。HREQ是电平有效信号，如果主机是边沿触发，则需要确保在中断服务程序清除中断源前，HREQ电平保持稳定。
  • 共享中断：如果HREQ是主机唯一的中断源，则无需在ISR内查询状态位；否则，需要查询ISR以区分多个中断源。

2.3 DMA模式：大数据量传输的终极武器

当需要在主机内存和DSC内存之间进行大批量、高速数据块传输时（例如，传输音频采样缓冲区、电机控制波形表），轮询和中断模式都会引入显著的软件开销。DMA模式将数据传输的控制权交给专用的DMA控制器，实现“零CPU干预”的数据搬运。

HI8的DMA模式尤为精巧，它允许外部主机的DMA控制器与HI8协同工作。HI8内部提供了一个DMA地址计数器，能自动在TXH/TXL或RXH/RXL寄存器之间切换，模拟了一个小的FIFO或缓冲区。

主机到DSC的DMA传输（Host-to-DSC）流程：

1. 主机配置：主机处理器设置外部DMA控制器的源地址（主机内存）、传输方向（到外设）、字节数，并启用DMA通道。
2. DSC配置：DSC配置HI8进入DMA模式（设置ICR中的HM[1:0]），并设置TREQ=1。DSC侧需要准备好接收数据，可以通过使能HRDF中断（设置HRIE）或启用DSC侧的DMA（设置RDMAE）来自动将HRX数据搬移到内部内存。
3. 启动传输：主机初始化HI8的DMA地址计数器（通过INIT功能），并清除HRDF，置位TXDE。此时，由于TXDE=1，HI8会立即断言HREQ信号。
4. DMA循环：外部DMA控制器检测到HREQ请求，发起传输，将主机内存数据写入HI8当前地址（如TXH）。HI8撤销HREQ。如果未达到最高地址（TXDE仍为1），DMA地址计数器加1，指向下一个寄存器（如TXL），然后重复步骤3。如果达到最高地址（TXDE变为0），HI8会将TXH:TXL的数据自动加载到HRX（设置HRDF=1），并重置DMA地址计数器。DSC侧因HRDF=1而产生中断或DMA请求，将HRX数据取走。
5. 传输完成：DMA控制器完成预定字节数传输后，向主机报告完成中断。主机随后需清除HI8的DMA模式（清除HM[1:0]和TREQ）。

DSC到主机的DMA传输（DSC-to-Host）流程： 与此对称，DSC作为数据源。DSC通过中断或DMA将数据写入HTX，HI8自动填充RXH/RXL并断言HREQ，触发主机DMA控制器来读取数据。

DMA模式的设计精髓与避坑指南：

• 双缓冲机制：TXH/TXL和HRX构成了一个隐形的双缓冲。主机DMA写TX寄存器，DSC从HRX读数据，两者通过TXDE和HRDF状态同步，实现了生产者和消费者的解耦。
• 地址计数器：HI8内部的DMA地址计数器自动在寄存器对间切换，简化了主机DMA控制器的配置，主机DMA只需将HI8视为一个固定地址的外设即可。
• 关键避坑点：
  • 模式隔离：在DMA传输进行中，主机绝不可以直接访问正在用于DMA传输的字节寄存器（Host-to-DSC时的TXH/TXL，或DSC-to-Host时的RXH/RXL），否则会破坏DMA地址计数器的状态和传输完整性。只能访问ICR、ISR等控制寄存器。
  • 顺序至关重要：务必按照手册规定的顺序初始化和终止DMA模式。错误的顺序可能导致HREQ信号异常或数据丢失。
  • 时钟域同步：DMA控制器和HI8的时钟是异步的。手册中关于HCS保持时间的警告（最小断言时间+1.5个DSC时钟周期）在高速DMA传输时尤其需要注意，以确保状态信号稳定。

3. 同步操作与编程实战要点

异步通信的核心挑战是同步。HI8作为连接两个独立时钟域系统的桥梁，其编程必须严格遵守同步准则，否则会遭遇数据损坏、状态误判等难以调试的问题。

3.1 主机端程序员必须遵守的“军规”

1. 读取接收数据寄存器（RXH/RXL）：永远不要在未检查RXDF状态位的情况下盲目读取。必须通过中断或轮询确认RXDF == 1，这保证了你读取的数据是DSC完整写入并已就绪的稳定数据。直接读取可能读到正在更新中的中间状态值。

2. 写入发送数据寄存器（TXH/TXL）：永远不要在未检查TXDE状态位的情况下盲目写入。必须确认TXDE == 1。写入后，需要等待至少两个DSC时钟周期让TXDE位更新（从1变为0）。这个延迟保证了DSC在后续读取HRX时，数据是稳定的。在紧循环中，如果不插入等待（或读取TXDE确认），可能会覆盖尚未被DSC取走的数据。

3. 更改主机命令向量（HV）：永远在HC == 0（即上一个主机命令已被DSC接受）时，才能修改CVR中的HV[6:0]位。如果在HC置位的同时修改HV，而DSC恰好在此时响应了命令，它可能会使用一个不完整或错误的向量，导致程序跑飞。

4. 取消待处理的主机命令：主机可以通过清除HC位来取消一个已发出但未被DSC响应的命令。但是，由于同步和流水线延迟，DSC仍有可能在HC被清除后的一小段时间内响应该命令。因此，规则是：在清除HC位之前或之后，都不要去改变HV的值。这样，即使命令意外执行，DSC也会跳转到一个已知的、稳定的向量地址。

3.2 DSC端程序员的协同要点

DSC端的编程相对直接，但同样需要注意同步：

• 读取主机标志（HF1, HF0）：这对标志位由主机设置，用于向DSC传递简单控制信息。和主机读取状态位一样，DSC在读取这对编码位时，也可能遇到因异步时钟域导致的“亚稳态”风险，即读到的值可能是00、01、10、11中的任意一个，而不是主机实际设置的值。可靠的策略是连续读取两次或多次，直到读取值连续一致，再将其作为有效值处理。
• 处理HRDF中断：在中断服务程序中从HRX读取数据后，确保执行了清除HRDF标志的操作（通常是读取HRX寄存器本身或操作特定状态位）。如果忘记清除，将无法接收到后续数据。
• HTX写入时机：在DSC-to-Host传输中，只有在HTDE == 1（Host Transmit Data Empty）时，才能向HTX写入新数据。通常这是在HTX数据已被成功转移到RXH/RXL寄存器后，由硬件自动设置的。

3.3 一个典型的双机通信软件框架示例

假设一个电机控制应用，主机（ARM Cortex-M）通过HI8向DSC（5685X）发送速度指令，DSC通过HI8向主机回传电流采样值。我们���用中断模式。

主机端（ARM）伪代码思路：

// 初始化HI8（假设已映射到内存地址0x60000000） HI8_ICR = 0x00; // 清空控制寄存器 HI8_ICR |= (1 << HLEND_BIT); // 根据主机字节序设置 HI8_ICR |= (1 << TREQ_BIT); // 使能发送就绪中断 HI8_ICR |= (1 << RREQ_BIT); // 使能接收就绪中断 // 配置主机外部中断引脚，下降沿触发，并关联到HI8_ISR函数 // 发送速度指令函数 void send_speed_command(uint16_t speed) { while(!(HI8_ISR & (1 << TXDE_BIT))); // 等待发送寄存器空（或由中断驱动） HI8_TXH = (speed >> 8) & 0xFF; // 写入高字节 HI8_TXL = speed & 0xFF; // 写入低字节，此操作启动传输 } // HI8中断服务程序 void HI8_ISR(void) { uint8_t status = HI8_ISR; if(status & (1 << RXDF_BIT)) { // 接收数据就绪 uint8_t high_byte = HI8_RXH; // 读取会自动清除RXDF uint8_t low_byte = HI8_RXL; uint16_t current_value = (high_byte << 8) | low_byte; process_current_data(current_value); // 处理电流数据 } if(status & (1 << TXDE_BIT)) { // 发送寄存器空（可用于流控） // 可以在此处触发上层软件填充下一个数据 tx_buffer_empty_flag = 1; } // ... 清除主机外部中断标志 }

DSC端（5685X）伪代码思路（基于Processor Expert或类似工具生成）：

// 初始化HI8 HI8_ICR = 0x00; HI8_ICR |= (1 << HRIE_BIT); // 使能HRDF中断（主机数据到达） // 配置DSC中断向量表，将HI8接收中断关联到hi8_rx_isr函数 // HI8接收中断服务程序（主机发来速度指令） interrupt void hi8_rx_isr(void) { uint16_t speed_command = HI8_HRX; // 读取HRX，自动清除HRDF标志 motor_set_speed(speed_command); // 设置电机速度 } // 周期性的电流采样和发送函数（在主循环或定时器中断中） void send_current_measurement(uint16_t current) { if(HI8_HTDE) { // 检查HTX是否为空 HI8_HTX = current; // 写入数据，硬件会自动处理后续传输并置位RXDF } else { // 处理发送缓冲区满的情况，可能丢弃数据或等待 } }

4. JTAG端口：嵌入式系统的“听诊器”与“手术刀”

如果说HI8是系统内部协作的桥梁，那么JTAG（Joint Test Action Group）端口就是工程师从外部观察、控制和诊断系统的“神圣接口”。基于IEEE 1149.1标准，JTAG最初是为了解决高密度电路板（PCB）上芯片引脚难以进行物理探针测试的问题而诞生的边界扫描（Boundary Scan）技术。如今，它已成为嵌入式系统开发中不可或缺的调试、编程和测试工具。

4.1 JTAG架构与核心组件解析

5685X的JTAG端口是一个完整的TAP（Test Access Port）控制器，包含以下核心组件：

• TAP控制器：一个16状态的有限状态机（FSM），是JTAG协议的灵魂。它通过TCK（测试时钟）和TMS（测试模式选择）两个信号驱动，控制着整个测试和调试流程的推进。所有的JTAG操作，无论是发送指令还是移入移出数据，都严格遵循这个状态机的转换图。
• 指令寄存器（IR）：一个8位的寄存器。在进入特定的“Shift-IR”状态后，可以通过TDI串行移入指令码，并在“Update-IR”状态更新。指令决定了后续数据寄存器（DR）操作的对象是谁。
• 数据寄存器（DR）：一组可供选择的寄存器，具体操作哪个由当前指令决定。主要包括：
  • 边界扫描寄存器（BSR）：最核心的寄存器，长度达数百位。芯片每个可数字控制的I/O引脚都对应BSR中的一个或多个单元（cell）。通过BSR，我们可以“绕过”芯片内部逻辑，直接控制引脚输出或采样引脚输入。
  • 旁路寄存器（BYPASS）：一个1位的寄存器。当不需要对当前芯片进行测试时，选择BYPASS指令可以将其串联的JTAG链缩短为1位，大大提高测试效率。
  • 器件ID寄存器（IDCODE）：存储着芯片的制造商、型号和版本信息，用于自动识别链上的器件。
  • 其他寄存器：如访问EOnCE（增强型片上仿真）模块的寄存器，用于高级调试。

4.2 关键JTAG指令实战解读

理解指令是使用JTAG的关键。5685X支持标准指令和私有指令。

1. SAMPLE/PRELOAD (指令码: 0x01)：

   • 功能：这是一个“非侵入式”指令。当芯片在正常运行时，此指令允许我们“偷看”引脚上的实时信号状态。
   • 操作流程：在“Capture-DR”状态，芯片I/O引脚上的当前电平会被快照（Sample）到BSR的对应单元中。然后，在“Shift-DR”状态，我们可以通过TDO将整个BSR的值串行移出，从而观察所有引脚在某一时刻的“合影”。同时，我们也可以在移位过程中，通过TDI向BSR的“输出单元”预加载（Preload）我们希望的值，为后续的EXTEST指令做准备。
   • 重要警告：由于TCK（JTAG时钟）与芯片的系统时钟（CLK）不同步，采样到的值可能是在信号变化沿捕获的亚稳态。对于精确的时序分析，需要外部手段同步。

2. EXTEST (指令码: 0x00)：

   • 功能：外部互连测试。这是边界扫描的“主力”指令。当执行EXTEST时，芯片的内部核心逻辑被复位并隔离，芯片完全由JTAG通过BSR控制。
   • 操作流程：首先用SAMPLE/PRELOAD指令为输出引脚预加载测试激励（例如，将某个输出引脚BSR单元的值设为1）。然后切换到EXTEST指令。在“Update-DR”状态，预加载的值被应用到芯片的实际引脚上。接着，在下一个“Capture-DR”状态，相连的另一个芯片的输入引脚电平会被捕获到它的BSR中。通过比较发送的激励和捕获的响应，可以精确判断PCB上这两点之间的导线是连通、开路还是短路。
   • 应用场景：极佳地用于生产测试，自动化检测焊接缺陷。

3. BYPASS (指令码: 0xFF)：

   • 功能：旁路。将当前芯片在JTAG链中短路，仅保留一个1位的延迟。在有多颗芯片的JTAG链（如CPU、FPGA、DSC串联）中，当只想调试其中某一颗时，给其他芯片发送BYPASS指令可以大幅减少扫描链长度，提升调试速度。

4. IDCODE (指令码: 0x02)：

   • 功能：读取器件标识。用于自动识别JTAG链上的器件类型和顺序，是调试工具（如JTAG调试器）上电后首先要做的操作。

5. HIGHZ (指令码: 0x06)和CLAMP (指令码: 0x07)：

   • HIGHZ：将芯片所有输出驱动置为高阻态。这在板级测试中非常有用，可以防止多个芯片同时驱动同一网络造成冲突。
   • CLAMP：将输出引脚强制钳位到BSR中预加载的值，同时内部逻辑继续运行。可以用于将某些关键信号（如复位、使能）设置为安全状态，同时测试其他部分。

4.3 边界扫描寄存器（BSR）深度剖析与测试用例

BSR是JTAG技术的实体。5685X的BSR是一个长达338位的移位寄存器（具体位数因型号引脚数而异）。每个I/O引脚通常对应3个BSR单元：

• BC_7 (双向单元)：这是核心数据单元。在Capture阶段，它采样引脚上的输入值；在Update阶段，它将值驱动到引脚上（如果引脚配置为输出）。它控制着数据流的方向。
• BC_1 (上拉控制单元)：控制引脚内部上拉电阻的使能/禁用。
• BC_2 (方向控制单元)：控制引脚是输入模式还是输出模式。

一个简单的PCB开路/短路测试流程示例： 假设我们要测试一块板子上5685X（U1）的引脚A0到另一颗CPLD（U2）引脚B0的连接。

1. 初始化链：通过JTAG工具将U1和U2都置于SAMPLE/PRELOAD状态。
2. 预加载激励：在U1的BSR中，找到A0对应的BC_2单元，将其设置为‘1’（输出模式）；找到A0对应的BC_7单元，将其预加载为‘1’（高电平）。在U2的BSR中，将B0对应的BC_2单元设置为‘0’（输入模式）。
3. 切换至EXTEST：向U1和U2发送EXTEST指令。此时，U1的A0引脚会输出高电平。
4. 捕获响应：在EXTEST的Capture-DR状态，U2会采样B0引脚的电平到其BSR的BC_7单元。
5. 移出数据：将U1和U2的BSR链内容通过TDO移出。
6. 分析结果：
   • 正常：U2捕获到的B0值为‘1’。
   • 开路：U2捕获到的B0值为‘0’（可能是板子内部上拉或浮空）。
   • 对地短路：U2捕获到的B0值为‘0’，且U1的A0输出单元可能因过流而损坏（实际测试中需谨慎）。
   • 对电源短路：U2捕获到的B0值为‘1’，但无法测试出，需要再发送‘0’激励测试。

4.4 EOnCE调试模块：JTAG的“超集”

对于软件开发工程师而言，JTAG更常见的用途是访问EOnCE模块。EOnCE是一个强大的片上调试模块，它通过JTAG端口暴露出来，允许调试器实现：

• 硬件断点：在程序地址或数据地址上设置断点，程序执行到此处即暂停。
• 观察点：当特定内存地址被读写时暂停。
• 单步执行：逐条指令执行。
• 寄存器/内存查看与修改：实时查看和修改DSC内核的所有寄存器以及内存空间的内容。
• 实时跟踪：一些高级EOnCE支持指令跟踪，可以重构程序执行流。

访问EOnCE的典型流程：

1. 通过JTAG发送TLM_SEL指令，选择连接到56800E核心的TAP（而非主TAP）。
2. 通过JTAG数据寄存器操作，向EOnCE的控制寄存器写入命令，例如设置断点地址。
3. 目标程序运行，触发断点，DSC核心暂停。
4. 调试器通过JTAG读取DSC的PC、SR、寄存器组等状态。
5. 开发者检查变量、修改内存，然后恢复程序运行。

JTAG/EOnCE调试的实战心得：

• 上电顺序：确保调试器（JTAG适配器）和目标板之间的电源和信号电平兼容。有时需要目标板先上电，有时需要调试器先上电，具体看设计，错误的顺序可能损坏接口。
• TCK速度：手册明确指出，当通过JTAG访问EOnCE时，TCK最大频率不能超过56800E核心最大频率的1/8。如果芯片运行在80MHz，则TCK应<=10MHz。过高的TCK会导致通信不稳定。
• 复位信号：TRST是异步复位，低电平有效。通常需要上拉。在系统设计中，要确保TRST在正常运行时处于无效状态（高电平），否则JTAG接口将无法工作。
• 连接稳定性：JTAG线缆不宜过长，且应远离噪声源。接触不良是导致“无法识别器件”最常见的原因之一。对于表贴芯片，高质量的探针或焊接JTAG接头至关重要。
• 与系统设计的兼容性：芯片的JTAG引脚（TCK, TMS, TDI, TDO, TRST）可能与其他功能复用。在硬件设计中，必须确保在调试阶段，这些引脚的功能被正确配置为JTAG，而不是被其他外围设备（如GPIO、SPI）占用。通常需要通过芯片的启动模式或配置引脚来设定。