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Cadence Allegro 17.2 新手避坑指南：从DRC检查到导入DXF板框的完整流程

刚接触Cadence Allegro的新手工程师，往往会在前期准备阶段踩不少坑。这些看似简单的设置步骤，一旦出错就会导致后续布线全部返工。本文将手把手带你走通从原理图检查到板框导入的全流程，避开那些教科书上不会告诉你的"暗坑"。

1. 原理图DRC检查与网表生成

1.1 原理图DRC检查的正确姿势

很多新手会直接跳过DRC检查，这是极其危险的做法。在Capture CIS中执行DRC时，需要特别注意以下几个关键选项：

• 电气规则检查：确保勾选"Unconnected nets"和"Unconnected pins"，这两个选项能帮你发现原理图中悬空的网络和引脚
• 物理规则检查：必须勾选"Missing PCB Footprint"，这是确保每个元件都有对应封装的关键检查项
• 属性检查：建议勾选"Check hierarchical port connections"，避免层次化设计中的端口连接错误

提示：DRC报告中出现"INFO(ORCAP-36101): Checking Missing PCB Footprint Property"是正常信息，只要没有ERROR级别的报错即可继续下一步。

1.2 生成网表的注意事项

生成网表时最容易出错的是封装名称匹配问题。在Create Netlist对话框中：

1. 确保选择"Allegro"作为网表格式
2. 检查"PCB Footprint"属性是否完整
3. 确认输出路径正确

常见的封装名称错误包括：

• 原理图中使用"R0603"而封装库中是"RESC0603"
• 大小写不一致（如"SOT-23" vs "sot-23"）
• 特殊字符问题（如"USB-C" vs "USB_C"）

1.3 BOM表生成的实用技巧

默认的BOM表模板往往缺少关键信息。在Bill of Materials对话框中，建议修改Header为：

Item\tQuantity\tReference\tPart\tPCB Footprint\tManufacturer Part# {Item}\t{Quantity}\t{Reference}\t{Value}\t{PCB Footprint}\t{Manufacturer Part#}

这样生成的Excel表格会包含元器件采购所需的所有关键信息。

2. DXF板框导入与层设置

2.1 新建BRD文件的正确方式

很多新手会忽略文件路径的设置。在New Drawing对话框中：

1. 点击Browse选择项目目录
2. 文件名避免使用中文和特殊字符
3. 单位选择与结构图一致（通常为mm）

2.2 DXF导入的完整流程

导入DXF文件时最容易出错的是层设置。以下是详细步骤：

File → Import → DXF

在DXF In对话框中：

1. 选择正确的DXF文件路径
2. 设置单位与DXF文件一致（通常为mm）
3. 点击Edit/View layers进入层设置

2.3 层设置的最佳实践

建议按照以下结构设置层：

注意：高版本Allegro建议将板框放在DESIGN_OUTLINE层，而不是传统的OUTLINE层。

2.4 板框处理的关键步骤

导入DXF后，需要执行以下操作：

1. 使用Z-Copy命令将外框复制到DESIGN_OUTLINE层
2. 将安装孔复制到CUTOUT层
3. 设置禁止布线区：
   • PACKAGE KEEPIN：元件放置区（通常内缩40mil）
   • PACKAGE KEEPOUT：元件禁放区
   • ROUTE KEEPIN：布线区（通常内缩10mil）
   • ROUTE KEEPOUT：布线禁放区

Edit → Z-Copy Options: Class: PACKAGE KEEPIN Size: Contract Offset: 40

3. 网表导入与前期设置

3.1 网表导入的常见问题

导入网表时最常见的错误是：

• 网表路径错误
• 封装库路径未设置
• 元件引脚与封装不匹配

正确的导入步骤：

File → Import → Logic

在Import Logic对话框中：

1. 勾选"Create user-defined properties"
2. 指定正确的网表文件路径
3. 点击Import执行导入

3.2 必须检查的封装路径

在布线前，必须确认以下路径设置正确：

1. 打开User Preferences Editor
2. 导航至Paths → Library
3. 设置padpath和psmpath为封装库所在目录

Setup → User Preferences Paths → Library → padpath/psmpath

3.3 显示设置的优化建议

默认的显示设置往往信息过载。建议调整：

• 关闭不必要的层：
  • Component Value相关层
  • Ref Des相关层
  • Package Geometry下的辅助层
• 保留关键层：
  • Silkscreen层（丝印）
  • Etch层（走线）
  • Via层（过孔）

4. 布线前的关键参数设置

4.1 栅格点设置技巧

合理的栅格点设置能大幅提升布局效率：

设置方法：

Setup → Grids

4.2 飞线显示优化

默认的飞线显示往往杂乱无章。优化方法：

1. 打开Design Parameter Editor
2. 将Ratsnest geometry改为"Straight"
3. 关闭电源和地网络的飞线显示

Display → Blank Rats → Nets

4.3 快捷键个性化设置

修改env文件添加常用快捷键：

# 旋转元件 funckey ' ' angle 90 # 切换层 funckey + next funckey - prev

文件位置：$HOME/pcbenv/env

4.4 鼠标缩放优化

默认的鼠标缩放可能不够顺手。优化设置：

1. 打开User Preferences Editor
2. 导航至Ui → Zoom
3. 设置buttonfactor为0.5
4. 勾选no_dynamic_zoom

5. 约束管理器设置要点

5.1 差分对规则设置

高速信号必须设置差分对规则：

1. 创建Electrical Constraint Set
2. 设置Static Phase Tolerance（通常5mil）
3. 将规则应用到对应网络

Setup → Constraints → Constraint Manager Electrical → Routing → Differential Pair

5.2 线宽与间距规则

根据板厂工艺能力设置：

• 普通信号线：6mil线宽/6mil间距
• 电源线：8mil线宽
• 差分对：6mil线宽/6mil间距

5.3 过孔规则设置

推荐过孔尺寸：

5.4 电源网络特殊处理

电源网络需要单独设置：

1. 创建PWR Physical Constraint Set
2. 设置更宽的线宽（通常8mil）
3. 将电源网络归类为POWER类

Logic → Identify DC Nets

6. 叠层设计与阻抗控制

6.1 四层板标准叠层

推荐的四层板叠层结构：

设置方法：

Setup → Cross-section

6.2 阻抗控制要点

对于50Ω单端线和100Ω差分线：

• 表层微带线：线宽6mil，介质厚度4mil
• 内层带状线：线宽5mil，介质厚度6mil
• 差分对：间距6mil，线宽6mil

提示：实际阻抗计算应使用厂商提供的阻抗计算工具或咨询PCB板厂。

7. 布线实用技巧

7.1 差分对布线参数

布线时建议设置：

• Bubble模式：Hug only
• Smooth模式：Full
• 关闭Enhanced Pad Entry
• 开启动态相位显示

Route → Connect Options: Bubble: Hug only Smooth: Full

7.2 电源布线技巧

电源布线需要注意：

1. 先布电源网络，再布信号线
2. 使用较宽的走线（至少8mil）
3. 避免长距离细线供电
4. 合理使用电源平面

7.3 等长布线方法

等长布线步骤：

1. 在Constraint Manager中设置等长规则
2. 使用Route → Delay Tune命令
3. 添加蛇形走线补偿长度
4. 查看相位误差指示器

7.4 设计验证要点

布线完成后必须检查：

• DRC错误（Tools → Quick Reports → DRC）
• 未连接网络（Display → Show Rats → All）
• 间距违规（Tools → Quick Reports → Spacing）
• 线宽违规（Tools → Quick Reports → Physical）